| 主权项 |
1.一种可用以制造半导体装置将一块基质某一特 定表面施以平坦处理的方法,包括下列各步骤: 在一半导体基质内以蚀刻方法形成一第一槽沟,一 第二槽沟和一第三槽沟,其中之第一槽沟和第二槽 沟彼此邻近,二者之间被一第一活性区以第一种距 离予以分隔,而该第二槽沟和第三槽沟也系彼此邻 近,并被一第二活性区以第二种距离予以分隔;该 第一种距离大于该第二种距离; 在该第一槽沟、第二槽沟、第三槽沟,第一活性区 和第二活性区上面形成第一绝缘层;及 以化学机械抛光处理法抛光该绝缘层,在该第一活 性区上面留出一片不平坦表面,并在该第二活性区 上面留出一片平坦表面。2.如申请专利范围第1项 之方法,另一包括一步骤,在形成上述第一,第二和 第三槽沟之前,先在该半导体基质上以第一种材料 形成一层薄膜。3.如申请专利范围第2项之方法,该 第一种材料包括: 矽氮化物,浓氮化矽,氮氧化矽,或前各项之合成薄 膜。4.如申请专利范围第2项之方法,其中之第一种 距离比第二种距离大两倍。5.一种可用以制造半 导体装置对一种基质上某一特定表面进行平坦化 处理的方法,包括下列各项步骤: 设(界)定一区域,用以形成普通结构之电路; 以蚀刻处理法形成一大体上围绕上述区域的第一 槽沟,一条和上述第一槽沟分离第二槽沟俾于两条 槽沟之间形成一活性边界区,在该区域内形成多条 宽度相同之槽沟,以形成尺码相同之多条活性区; 在第一槽沟,第二槽沟,上述多条槽沟,多条活性区, 以及上述活性边界区的上方形成第一绝缘层;并以 化学机械方式抛光该第一绝缘层。6.如申请专利 范围第5项之方法,另亦包括一步骤,在上述第一槽 沟,第二槽沟,多条槽沟,上述活性边界区,和上述多 个服务区之上方形成一层以第一种材料形成之薄 膜。7.一种可用以制造半导体装置并在一基质的 特定表面上进行抛光处理之方法;包括下列各项步 骤: 在该基质内形成一一般电路结构区; 利用第一种材料在该基质上形成一层薄膜; 在大体上围绕上述电路结区的第一特定小区域内, 和一与该第一特定小区分离,因而在两个分离区之 间形成一个和该分离区外缘相称之边界区的第二 特定小区域内,以及该电路区内之多个宽度相同的 小区域内蚀透由上述第一种材料所形成的薄膜,因 而形成多个尺码形状大致相同且突起的小区域; 利用第二种材料在上述第一特区,第二特区,多个 小分区和上述之相称边界区部份之上方形成一层 薄膜;并 利用化学机械抛光处理法抛光上述第二种材料形 成的薄膜层。8.在一基质内设置之一种半导体结 构区,包括: 在该基质上设定的一个区域,该区域内设有: 一第一槽沟大体上环绕着该区域; 一第二槽沟,该第一槽沟和第二槽沟彼此相邻近, 并由一第一活性区将两条槽沟之间分隔成一第一 距离;及 在区域内的该基质上设有多条槽沟,该等槽沟之间 以相同之第二距离彼此分隔; 其中之第一距离大于第二距离。9.如申请专利范 围第8项之半导体结构区,另亦包括在该区域内设 置之电路,该电路是一非挥发记忆器行列。10.如申 请专利范围第8项之半导体结构区,另亦包括在该 区域内设置之电路部份,该电路是选自SRAM,DRAM,非 挥发性记忆体行列,类比式电路,及射频电路中任 一种电路。11.在一基质内设置之一种半导体结构, 包括: 在该基质内之一个一般电路结构区; 多个第一种宽度之第一类下陷区域及第二种宽度 之第一类突起区域, 以上述第一种宽度设置且大体上系环绕在该电路 结构区周围之一第二类下陷区域; 在该第二类下陷区域邻近部位之第三种宽度设置 之一个第二类突起区域,该第三种宽度大于第二种 宽度。12.如申请专利范围第11项之半导体结构,另 以包括在上述电路结构区内设置之电路,该电路是 一种非挥发性记忆体行列。13.如申请专利范围第 11项之半导体结构,另亦包括在该电路结构区内设 置之电路,该电路是选自SRAM,DRAM,非挥发性记忆体 行列,类比式电路,以及射频电路中任一种电路。 图式简单说明: 图1所示系一基质之横截面图,其中之各活性区域 已被该基质上蚀刻形成的槽沟加以分隔; 图2所示系图1所示基质上各分隔用槽沟填装介质 后之横截面图; 图3所示仍图2所示基质接受化学机械抛光处理后 之横截面图; 图4所示俯视图乃显示在一种标准式记忆体装置上 有一些已被若干槽沟分隔之纵列活性区域;及 图5所示乃一标准半导体装置或半导体列的俯视图 。 |
