| 主权项 |
1.一种内嵌于积体化电路之电磁干扰抵消电路,其特征在于:该积体化电路于封装程序中,将该电磁干扰抵消电路,靠近于一杂讯源之上方并一起封装至该积体化电路。2.如申请专利范围第1项所述之内嵌于积体化电路之电磁干扰抵消电路,该积体化电路封装方式为筒状封装。3.如申请专利范围第1项所述之内嵌于积体化电路之电磁干扰抵消电路,该积体化电路封装方式为双列直插式封装。4.如申请专利范围第1项所述之内嵌于积体化电路之电磁干扰抵消电路,该积体化电路封装方式为扁平封装。5.如申请专利范围第1项所述之内嵌于积体化电路之电磁干扰抵消电路,该积体化电路封装方式为栅格阵列封装。6.如申请专利范围第1项所述之内嵌于积体化电路之电磁干扰抵消电路,该积体化电路封装方式为晶片座封装。7.如申请专利范围第1项所述之内嵌于积体化电路之电磁干扰抵消电路,该积体化电路封装方式为带状载座封装。8.一种内嵌于积体化电路之电磁干扰抵消电路,其特征在于:该积体化电路于封装程序中,将该电磁干扰抵消电路,靠近于一杂讯源之下方并一起封装至该积体化电路。9.如申请专利范围第8项所述之内嵌于积体化电路之电磁干扰抵消电路,该积体化电路封装方式为筒状封装。10.如申请专利范围第8项所述之内嵌于积体化电路之电磁干扰抵消电路,该积体化电路封装方式为双列直插式封装。11.如申请专利范围第8项所述之内嵌于积体化电路之电磁干扰抵消电路,该积体化电路封装方式为扁平封装。12.如申请专利范围第8项所述之内嵌于积体化电路之电磁干扰抵消电路,该积体化电路封装方式为栅格阵列封装。13.如申请专利范围第8项所述之内嵌于积体化电路之电磁干扰抵消电路,该积体化电路封装方式为晶片座封装。14.如申请专利范围第8项所述之内嵌于积体化电路之电磁干扰抵消电路,该积体化电路封装方式为带状载座封装。15.一种内嵌于积体化电路之电磁干扰抵消电路,其特征在于:该积体化电路于封装程序中,将该电磁干扰抵消电路,靠近于一杂讯源之四周并一起封装至该积体化电路内。16.如申请专利范围第15项所述之内嵌于积体化电路之电磁干扰抵消电路,该积体化电路封装方式为筒状封装。17.如申请专利范围第15项所述之内嵌于积体化电路之电磁干扰抵消电路,该积体化电路封装方式为双列直插式封装。18.如申请专利范围第15项所述之内嵌于积体化电路之电磁干扰抵消电路,该积体化电路封装方式为扁平封装。19.如申请专利范围第15项所述之内嵌于积体化电路之电磁干扰抵消电路,该积体化电路封装方式为栅格阵列封装。20.如申请专利范围第15项所述之内嵌于积体化电路之电磁干扰抵消电路,该积体化电路封装方式为晶片座封装。21.如申请专利范围第15项所述之内嵌于积体化电路之电磁干扰抵消电路,该积体化电路封装方式为带状载座封装。图式简单说明:第1A图为本发明之积体化电路之电磁干扰抵消电路第一实施例俯视图;第1B图为本发明之积体化电路之电磁干扰抵消电路第一实施例剖面图;第2A图为本发明之积体化电路之电磁干扰抵消电路第二实施例俯视图;第2B图为本发明之积体化电路之电磁干扰抵消电路第二实施例剖面图;第3A图为本发明之积体化电路之电磁干扰抵消电路第三实施例俯视图;第3B图为本发明之积体化电路之电磁干扰抵消电路第三实施例剖面图;第4A图为本发明之积体化电路之电磁干扰抵消电路之筒状封装实施例;第4B图为本发明之积体化电路之电磁干扰抵消电路之双列直插式封装实施例;第4C图为本发明之积体化电路之电磁干扰抵消电路之扁平封装实施例;第4D图为本发明之积体化电路之电磁干扰抵消电路之栅格阵列封装实施例;第4E图为本发明之积体化电路之电磁干扰抵消电路之晶片座封装实施例;以及第4F图为本发明之积体化电路之电磁干扰抵消电路之带状载座封装实施例。 |
