| 主权项 |
1.一种形成半导体装置的制程,该制程至少包含:提供具有闸极介电层之半导体基材;形成闸极堆叠于该闸极介电层之上,该闸极堆叠包含较低层的该闸极介电层及于该较低层之上的较高层;蚀刻该闸极堆叠,完全穿过该较高层至该较低层以提供闸极导体,该该低层的长度比该较高层更长;及形成介电间隙壁于该较高层的边墙上,该间隙壁大致上与该较低层的边墙齐。2.如申请专利范围第1项所述之制程,其中上述之间隙壁厚度可做调整以改变该较低层底部的厚度。3.一种形成半导体装置的制程,该制程至少包含:提供具有氧化层之半导体基材;形成闸极堆叠于该氧化层之上,该闸极堆叠包含在氧化层之上的多晶矽层,该多晶矽层上的导体材料层及于该导体材料层之上的氮化幕罩层;幕罩裸露蚀刻该闸极堆叠,藉由图案化该氮化物幕罩,并完成蚀刻穿透该导体材料层以提供闸极导体;形成介电间隙壁于该闸极导体上,并覆盖于该氮化幕罩层及该导体材料层之上;及蚀刻该多晶矽层形成垂直之边墙,该边墙大致上与该间隙壁齐平,并提供闸极导体边墙延伸至该氧化层。4.如申请专利范围第3项所述之制程,其中上述之间隙壁厚度可做调整以改变该多晶矽层底部的厚度。5.如申请专利范围第3项所述之制程,其中上述之闸极导体材料包含矽化钨层,其钨含量相对较高,以减少该矽化钨层的厚度或降低闸极电阻率。6.如申请专利范围第3项所述之制程,其中上述之间隙壁防止异常的闸极导体材料氧化反应。7.如申请专利范围第3项所述之制程,其中上述之间隙壁提供外观平直的闸极导体材料。8.如申请专利范围第3项所述之制程,其中上述之形成的步骤包含形成阻障层于该多晶矽层与该闸极导体材料层之间。9.如申请专利范围第8项所述之制程,其中上述之该阻障层由包含氮化钛、氮化钨、矽化钽及氮矽化钽的群组中选择。10.如申请专利范围第3项所述之制程,其中上述之该闸极导体材料由包含矽化钨、氮化钨、矽化钽、氮矽化钽或其混合物的群组中选择。11.如申请专利范围第3项所述之制程,其中上述之形成步骤包含沉积一介电材料层于该多晶矽层与该闸极导体之上。12.如申请专利范围第11项所述之制程,其中上述之介电材料由包含氮化物及氧化物、TEOS或掺杂玻璃的群组中选择。13.如申请专利范围第11项所述之制程,其中上述之形成步骤包含蚀刻介电层之水平表面的步骤,以形成该间隙壁。14.一种半导体装置,该装置至少包含:一半导体基材,其上具有闸极介电层;一闸极导体覆盖于该闸极介电层之上,该闸极导体包含较低层及于该较低层之上的较高层,该较低层的长度比该较高层更长;间隙壁位于该较高层的边墙之上,该间隙壁大致上与该较低层的边墙齐平。15.如申请专利范围第14项所述之半导体装置,其中上述之间隙壁厚度可做调整以改变该较低层底部的厚度。16.一种半导体装置,该装置至少包含:一半导体基材,其上具有氧化层;一闸极导体于该氧化层之上,该闸极导体包含在氧化层之上的多晶矽层,该多晶矽层上的矽化钨层及于该矽化钨层之上的氮化物覆盖层,该多晶矽层长度比矽化物层及氮化层更长;在闸极导体上的介电间隙壁,其覆盖于该氮化幕罩层及该矽化钨层之上,提供边墙大致上与该多晶矽层齐平;及位于被氧化之该多晶矽层中的暴露多晶矽。17.如申请专利范围第16项所述之半导体装置,其中上述之间隙壁厚度可做调整以改变该多晶矽层底部的厚度。18.如申请专利范围第16项所述之半导体装置,其中上述之矽化钨层,其钨含量相对较高,以减少该矽化钨层的厚度或降低闸极电阻率。19.如申请专利范围第16项所述之半导体装置,其中上述之间隙壁防止异常的矽化钨氧化反应。20.如申请专利范围第16项所述之半导体装置,其中上述之间隙壁提供外观平直的矽化钨。21.如申请专利范围第16项所述之半导体装置,其更包含形成于该多晶矽层与该矽化钨层之间的阻障层。22.如申请专利范围第21项所述之半导体装置,其中上述之阻障层系由包含氮化钛、氮化钨、矽化钽及氮矽化钽的群组中选择。23.如申请专利范围第16项所述之半导体装置,其中上述之介电材料由包含氮化物、氧化物、TEOS或掺杂玻璃的群组中选择。图式简单说明:第1图至第5图为一系列的剖面图,说明了依据本发明所述半导体成形的制程。 |
