半导体记忆体装置

摘要

本发明系关于半导体记忆体装置。其各MIS电晶体系包含：半导体层(12)；源极区域(15)，其系形成于半导体层者；汲极区域(14)，其系形成于半导体层而与源极区域保持分离，且源极区域与其之间之半导体层构成浮动状态之沟道体者；第一闸极(13)，其系用在沟道体形成沟道者；第二闸极(20)，其系利用电容耦合控制沟道体之电位者；及高浓度区域(21)，其系形成于沟道体之第二闸极侧，且具有比沟道体之杂质浓度更高之杂质浓度者。

主权项

1.一种半导体记忆体装置,其特征在于其系包含用于构成记忆单元之多数MIS电晶体者,且各MIS电晶体包括:半导体层;源极区域,其系形成于前述半导体层者;汲极区域,其系形成于前述半导体层而与前述源极区域保持分离,且前述源极区域与其之间之前述半导体层构成浮动状态之沟道体者;第一闸极,其系用于在前述沟道体形成沟道者;第二闸极,其系利用电容耦合控制前述沟道体之电位者;及高浓度区域,其系形成于前述沟道体之前述第二闸极侧,且具有比前述沟道体之杂质浓度更高之杂质浓度者,前述MIS电晶体系可对将前述沟道体设定于第一电位之第一资料状态、与将前述沟道体设定于第二电位之第二资料状态施行动态记忆者。2.如申请专利范围第1项之半导体记忆体装置,其中前述第一资料状态系利用使前述MIS电晶体施行5极管动作,在汲极接合区附近引起碰撞电离现象之方式所写入者,前述第二资料状态系利用由前述第一闸极之电容耦合将顺方向偏压施加至被供给特定电位之前述沟道体与前述汲极区域之间之方式所写入者。3.如申请专利范围第1项之半导体记忆体装置,其中前述第一闸极与第二闸极系分开个别形成者。4.如申请专利范围第3项之半导体记忆体装置,其中前述MIS电晶体系多数个排列成矩阵状,排在第一方向之MIS电晶体之汲极区域连接于位元线,排在第二方向之MIS电晶体之第一闸极连接于第一字线,前述MIS电晶体之源极区域连接于固定电位,排在前述第二方向之前述MIS电晶体之第二闸极连接于第二字线而构成记忆单元阵列者。5.如申请专利范围第3项之半导体记忆体装置,其中前述MIS电晶体系多数个排列成矩阵状,排在第一方向之MIS电晶体之汲极区域连接于位元线,排在第二方向之MIS电晶体之第一闸极连接于字线,前述MIS电晶体之源极区域连接于第一固定电位,前述MIS电晶体之第二闸极分别连接于第二固定电位作为全部MIS电晶体之共通板而构成记忆单元阵列者。6.如申请专利范围第3项之半导体记忆体装置,其中前述半导体层系被绝缘膜分离而形成于半导体基板上者,前述第一闸极连续地配设在前述半导体层上部,以作为第一字线,前述第二闸极连续地配设在前述半导体层下部,以作为与前述第一字线并行之第二字线者。7.如申请专利范围第3项之半导体记忆体装置,其中前述半导体层系形成于半导体基板上之柱状半导体,前述第一闸极系形成朝向前述柱状半导体层之一个侧面之状态,前述第二闸极系形成朝向前述柱状半导体层之前述第一闸极之相反侧之侧面所形成之前述高浓度区域之状态,前述汲极区域形成于前述柱状半导体之上面,前述源极区域系形成于前述柱状半导体之下部者。8.如申请专利范围第3项之半导体记忆体装置,其中前述第一闸极对前述源极区域之重叠量为正値,对前述汲极区域之重叠量为负値者。9.如申请专利范围第5项之半导体记忆体装置,其中前述第一闸极对前述源极区域之重叠量为正値,对前述汲极区域之重叠量为负値者。10.如申请专利范围第7项之半导体记忆体装置,其中前述第一闸极对前述源极区域之重叠量为正値,对前述汲极区域之重叠量为负値者。11.如申请专利范围第3项之半导体记忆体装置,其中进一步包含驱动电路,其系用于驱动前述第一闸极与前述第二闸极,且以低于前述第一闸极之电位同步驱动前述第二闸极者。12.如申请专利范围第3项之半导体记忆体装置,其中进一步包含驱动电路,其系以相同电位同步驱动前述第一闸极与前述第二闸极者。13.如申请专利范围第1项之半导体记忆体装置,其中前述第一闸极与前述第二闸极系构成作为共通形成之共通闸极者。14.如申请专利范围第13项之半导体记忆体装置,其中前述高浓度区域系形成于前述沟道体之前述共通闸极侧表面之一部分者。15.如申请专利范围第14项之半导体记忆体装置,其中前述高浓度区域系接触于前述源极区域与前述汲极区域者。16.如申请专利范围第14项之半导体记忆体装置,其中前述高浓度区域系不接触于前述源极区域与前述汲极区域中任一方者。17.如申请专利范围第13项之半导体记忆体装置,其中前述半导体层系形成于半导体基板上之柱状半导体层,前述共通闸极系形成围在前述柱状半导体层周围之状态,且在前述柱状半导体层之一个以上之侧面形成前述高浓度区域,在前述柱状半导体层上面形成前述汲极区域,在前述柱状半导体层下部形成前述源极区域者。18.如申请专利范围第17项之半导体记忆体装置,其中前述共通闸极对前述源极区域之重叠量为正値,对前述汲极区域之重叠量为负値者。19.如申请专利范围第13项之半导体记忆体装置,其中前述半导体层系形成于半导体基板上之凸型半导体层,前述共通闸极系形成朝向前述凸型半导体层上面及两侧面之状态,在前述凸型半导体层之前述共通闸极所朝向之一个以上之侧面形成前述高浓度区域,在前述凸型半导体层挟着前述共通闸极而形成前述汲极区域及前述源极区域者。20.如申请专利范围第1项之半导体记忆体装置,其中前述第一资料状态系利用被施加负电位之前述第一闸极所感应之汲极漏泄电流之方式所写入者,前述第二资料状态系利用将顺方向偏压施加至由来自前述第一闸极之电容耦合获得特定电位之前述半导体层与前述汲极区域间之方式所写入者。21.一种半导体记忆体装置,其特征在于其系包含用于构成记忆单元之多数MIS电晶体者,且各MIS电晶体包括:半导体层;源极区域,其系形成于前述半导体层者;汲极区域,其系形成于前述半导体层而与前述源极区域保持分离,且前述源极区域与其之间之前述半导体层构成浮动状态之沟道体者;第一闸极,其系用于在前述沟道体形成沟道者;前述MIS电晶体在沟道电流由前述源极区域流向前述汲极区域时、与在沟道电流由前述汲极区域流向前述源极区域时,即使将相同电位施加至前述第一闸极时,亦具有不同特性,且前述MIS电晶体利用在汲极接合区附近所引起之磁撞电离现象或前述第一闸极所感应之汲极漏泄电流,可对将前述半导体层设定于第一电位之第一资料状态、与在前述汲极区域与前述沟道体之间通以顺偏压电流而将前述半导体层设定于第二电位之第二资料状态施行动态记忆者。22.如申请专利范围第21项之半导体记忆体装置,其中前述第一闸极对前述源极区域之重叠量为正値,对前述汲极区域之重叠量为负値者。23.如申请专利范围第22项之半导体记忆体装置,其中前述MIS电晶体在将相同电位施加至前述第一闸极时,由前述汲极区域流向前述源极区域之沟道电流也比由前述源极区域流向前述汲极区域之沟道电流为多者。24.如申请专利范围第21项之半导体记忆体装置,其中前述MIS电晶体进一步包含第二闸极,其系有别于前述第一闸极,且用于藉电容耦合控制前述沟道体之电位者。25.如申请专利范围第24项之半导体记忆体装置,其中前述MIS电晶体进一步包含高浓度区域,其系形成于前述沟道体之前述第二闸极侧之表面,且属于与前述沟道体相同之导电型而具有比前述半导体层更高之杂质浓度者。26.一种半导体记忆体装置,其特征在于其系包含用于构成记忆单元之多数MIS电晶体者,且各MIS电晶体包括:半导体层;源极区域,其系形成于前述半导体层者;汲极区域,其系形成于前述半导体层而与前述源极区域保持分离,且前述源极区域与其之间之前述半导体层构成浮动状态之沟道体者;闸极,其系用于在前述沟道体形成沟道者;前述MIS电晶体系利用负电位施加至闸极所感应之汲极漏泄电流之流通,可对将前述半导体层设定于第一电位之第一资料状态、与在前述汲极区域与前述沟道体之间通以顺偏压电流而将前述沟道体设定于第二电位之第二资料状态施行动态记忆者。图式简单说明:图1系表示本发明之基本概念之记忆单元基本构造之剖面图。图2系表示该记忆单元之等效电路图。图3系表示用该记忆单元构成DRAM之记忆单元阵列时之配线图。图4A系表示图3之A-A'线剖面图。图4B系表示图3之B-B'线剖面图。图5系表示该记忆单元之字线电位与沟道体电位之关系图。图6系表示该记忆单元之读出方式之说明用之图。图7系表示该记忆单元之另一读出方式之说明用之图。图8系表示该DRAM之"1"资料读出∕更新之动作波形图。图9系表示该DRAM之"0"资料读出∕更新之动作波形图。图10系表示该DRAM之"1"资料读出∕"0"资料写入之动作波形图。图11系表示该DRAM之"0"资料读出∕"1"资料写入之动作波形图。图12系表示该DRAM之另一读出方式之"1"资料读出∕更新之动作波形图。图13系表示该DRAM之另一读出方式之"0"资料读出/更新之动作波形图。图14系表示该DRAM之另一读出方式之"1"资料读出∕"0"资料写入之动作波形图。图15系表示该DRAM之另一读出方式之"0"资料读出/"1"资料写入之动作波形图。图16系表示该记忆单元之"0"写入∕读出之模拟状态之沟道体电位变化图。图17系表示该记忆单元之"1"写入∕读出之模拟状态之沟道体电位变化图。图18系表示该模拟状态之"0"、"1"资料读出时之汲极电流-闸极电压特性图。图19A系表示本发明之实施形态一之记忆单元构造之剖面图。图19B系表示将图19A所示记忆单元排列成矩阵状之记忆单元阵列之等效电路图。图19C系表示将图19A所示记忆单元排列成矩阵状之记忆单元阵列之配线图。图19D系表示图19C之A-A'线剖面图。图19E系表示图19C之B-B'线剖面图。图19F系表示实施形态一之记忆单元之变形例之斜视图。图19G系表示图19F之记忆单元之A-A'线剖面图。图19H系表示图19F之记忆单元之B-B'线剖面图。图19I系表示将图19F所示之记忆单元排列成矩阵状之记忆单元阵列之配线图。图19J系表示图19I之A-A'线剖面图。图19K系表示图19I之B-B'线剖面图。图19L系表示图19I之C-C'线剖面图。图19M系表示实施形态一之记忆单元之另一变形例之斜视图。图19N系表示图19M之B-B'线剖面图。图20系表示实施形态二之记忆单元之构造之剖面图。图21系表示实施形态三之记忆单元阵列之平面图。图22系表示图2l之A-A'线剖面图。图23系表示实施形态四之记忆单元阵列之平面图。图24系表示图23之A-A'线剖面图。图25A系表示实施形态五之记忆单元构造之剖面图。图25B系表示图25A所示之记忆单元中将正的电位施加至汲极区域,将负的电位施加至闸极,将源极区域连接于接地点时之记忆单元状态之模式图。图25C系表示图25A所示之记忆单元中将负的电位施加至汲极区域,将正的电位施加至闸极,将源极区域连接于接地点时之记忆单元状态之模式图。图26系表示该实施形态之记忆单元之特性图。图27系表示实施形态六之记忆单元之构造之剖面图。图28系表示实施形态六之记忆单元之另一构造之剖面图。图29A系表示将闸极补偿构造应用于SGT(周围闸极型电晶体)构造之记忆单元时之记忆单元阵列之平面图(实施形态6)。图29B系表示图29A之记忆单元阵列之A-A'线剖面图。图30A系表示将闸极补偿构造导入于实施形态三中时之记忆单元阵列之平面图(实施形态6)。图30B系表示图30A之记忆单元阵列之A-A'线剖面图。图30C系表示将闸极补偿构造导入于实施形态四中时之记忆单元阵列之平面图(实施形态6)。图30D系表示图30C之记忆单元阵列之A-A'线剖面图。图31系表示MISFET(金属绝缘体半导体场效电晶体)之GIDL(Gate lnduced Drain Leakage;闸极感应汲极漏泄)电流之特性图(实施形态7)。图32系表示使用GIDL电流之"1"写入∕读出之动作之波形图。图33系表示实施形态8之记忆单元阵列之平面图。图34A系表示图33之A-A'线剖面图。图34B系表示图33之B-B'线剖面图。图35A系表示以不同电位同步驱动第一闸极与第二闸极时之记忆单元之写入动作之波形图(实施形态9)。图35B系表示以相同电位驱动第一闸极与第二闸极时之记忆单元之写入动作之波形图(实施形态9)。图35C系表示用于生成图35B之写入动作波形之字线驱动器与列解码器之电路构成之一例之图。图35D系表示图35C所示之字线驱动器之变形例之图。图35E系表示图35C或图35D所示之列解码器与字线驱动器对记忆单元阵列配置时之配线图之一例之单侧配置图。图35F系表示图35C或图35D所示之列解码器与字线驱动器对记忆单元阵列配置时之配线图之一例之两侧配置图。图35G系表示图35A之写入动作波形生成用之字线驱动器与列解码器之电路构成之一例之图。图35H系表示图35G所示之字线驱动器之变形例之图。图35I系表示图35G或图35H所示之列解码器与字线驱动器对记忆单元阵列配置时之配线图之一例之图(对着第一字线与第二字线所构成之一对字线左右交互地设置列解码器与字线驱动器之情形)。图35J系表示图35G或图35H所示之列解码器与字线驱动器对记忆单元阵列配置时之配线图之一例之图(在一侧设置第一字线用之列解码器与字线驱动器,在另一侧设置第二字线用之列解码器与字线驱动器之情形)。图35K系表示采用图35J所示之配线图时之第一字线用之列解码器与字线驱动器之电路构成之一例之图。图35L系表示采用图35J所示之配线图时之第二字线用之列解码器与字线驱动器之电路构成之一例之图。图35M系表示图35K所示之字线驱动器之变形例之图。