半导体记忆体

摘要

本发明之半导体记忆体具有：记忆体单元、时钟信号、位址电路及命令电路。上述记忆体单元由位址信号指定，储存资讯。上述时钟信号用于决定对上述记忆体单元的操作时间，具有上昇边与下降边。上述位址电路与上述时钟信号之上昇边与下降边的两边同步，取得指定上述记忆体单元的上述位址信号。上述命令电路与上述时钟信号之上昇边与下降边的两边同步，取得指示上述操作的命令用信号。

主权项

1.一种半导体记忆体,其包含:记忆体单元,其系记忆资讯,该记忆体单元由位址信号指定;时钟信号,其系用于决定对上述记忆体单元之操作时间,该时钟信号具有上昇边与下降边;位址取得电路,其系与上述时钟信号之上昇边与下降边的两边同步,取得指定上述记忆体单元的上述位址信号;及命令电路,其系与上述时钟信号之上昇边与下降边的两边同步,取得指示上述操作的命令用信号。2.如申请专利范围第1项之半导体记忆体,其中上述位址信号包含:指定列位址的列位址信号,与指定行位址的行位址信号,上述位址取得电路与上述时钟信号之上昇边或下降边的任何一边同步,取得上述列位址信号,同时与取得有上述列位址信号之上述一边不同之上述一边后之另一边同步,取得上述行位址信号。3.如申请专利范围第2项之半导体记忆体,其中供应有规定上述列位址信号之取得期间的列位址选通信号,及规定上述行位址信号之取得期间的行位址选通信号,上述位址取得电路,仅于上述列位址选通信号为某个値时,取得上述列位址信号,仅于上述行位址选通信号为某个値时,取得上述行位址信号。4.如申请专利范围第3项之半导体记忆体,其中上述列位址选通信号与上述行位址选通信信号的两个信号,为一个相同的位址选通信号。5.如申请专利范围第2项之半导体记忆体,其中供应有规定上述列位址信号及行位址信号之取得期间的位址选通信号,上述位址取得电路,仅于上述位址选通信号为某个値时,取得上述列位址信号及上述行位址信号。6.如申请专利范围第1项之半导体记忆体,其中供应有规定上述位址信号之取得期间的位址选通信号,上述位址取得电路仅于上述位址选通信号为某个値时,取得上述位址信号。7.如申请专利范围第1项之半导体记忆体,其中上述命令用信号指示之上述操作,为对上述记忆体单元写入及读出资讯之至少其中之一者。8.一种半导体记忆体,其包含:记忆体单元,其系记忆资讯,该记忆体单元由位址信号指定;时钟产生电路,其系产生用于决定对上述记忆体单元之操作时间所使用的时钟信号;第一保持电路,其系与上述时钟信号之上昇边或下降边之任何一边同步,保持指定上述记忆体单元的上述位址信号;第二保持电路,其系与上述第一保持电路于保持时使用之上述一边不同之上述一边之后的另一边同步,保持上述位址信号;第一解码电路,其系将保持在上述第一保持电路上之上述位址信号予以解码;及第二解码电路,其系将保持在上述第二保持电路上之上述位址信号予以解码。9.如申请专利范围第8项之半导体记忆体,其中还具备:第三保持电路,其系与上述时钟信号之上昇边、下降边之任何一边同步,保持指示上述操作的命令用信号;及第四保持电路,其系与上述第一保持电路保持时使用之上述一边不同之另一边同步,保持上述命令用信号。10.如申请专利范围第8项之半导体记忆体,其中上述位址信号包含:指定列位址之列位址信号,与指定行位址之行位址信号,上述第一保持电路保持上述列位址信号,上述第二保持电路保持上述行位址信号。11.如申请专利范围第10项之半导体记忆体,其中供应有规定上述列位址信号之取得期间的列位址选通信号,及规定上述行位址信号之取得期间的行位址选通信号,上述第一保持电路仅于上述列位址选通信号为某个値时,保持上述列位址信号,上述第二保持电路仅于上述行位址选通信号为某个値时,保持上述行位址信号。12.如申请专利范围第11项之半导体记忆体,其中上述列位址选通信号与上述行位址选通信信号的两个信号,为一个相同的位址选通信号。13.如申请专利范围第10项之半导体记忆体,其中供应有规定上述列位址信号及行位址信号之取得期间的位址选通信号,上述第一保持电路及上述第二保持电路分别于上述位址选通信号仅为某个値时,分别保持上述列位址信号及上述行位址信号。14.如申请专利范围第8项之半导体记忆体,其中供应有规定上述位址信号之取得期间的位址选通信号,上述第一保持电路及上述第二保持电路仅于上述位址选通信号为某个値时,保持上述位址信号。15.如申请专利范围第9项之半导体记忆体,其中上述命令用信号指示之上述操作,为对上述记忆体单元写入及读出资讯之至少其中之一者。16.一种半导体记忆体,其包含:记忆体单元,其系记忆资讯;时钟产生电路,其系产生用于决定对上述记忆体单元之操作时间所使用的时钟信号;第一保持电路,其系与上述时钟信号之上昇边或下降边之任何一边同步,保持指示上述操作的命令用信号;第二保持电路,其系与上述第一保持电路于保持时使用之上述一边不同的另一边同步,保持上述命令用信号;第一解码电路,其系将保持在上述第一保持电路上之上述命令用信号予以解码;及第二解码电路,其系将保持在上述第二保持电路上之上述命令用信号予以解码。17.如申请专利范围第16项之半导体记忆体,其中上述命令用信号指示之上述操作,为对上述记忆体单元写入及读出资讯之至少其中之一者。图式简单说明:图1为显示一种先前同步DRAM之读出操作的时间图。图2为显示一种先前同步DRAM之写入操作的时间图。图3为显示另一种先前同步DRAM之读出操作的时间图。图4为显示另一种先前同步DRAM之写入操作的时间图。图5为显示本发明实施形态之半导体记忆体构造的方块图。图6A-图6E为显示上述半导体记忆体内之时钟产生部构造的电路图。图7A-图7E为显示上述半导体记忆体内之命令部构造的电路图。图8A-图8C为显示上述半导体记忆体内之位址部构造的电路图。图9为显示上述半导体记忆体之时钟产生部、命令部、位址部之操作的时间图。图10为显示一种上述半导体记忆体之读出操作的时间图。图11为显示一种上述半导体记忆体之写入操作的时间图。图12为显示另一种上述半导体记忆体之读出操作的时间图。图13为显示另一种上述半导体记忆体之写入操作的时间图。