| 主权项 |
1.一种积体化于微电子电路(10)中之卷线,其具有一 个或多个绕线(21),此绕线(21)由至少一个由二个导 电轨(22,23)所构成之区段以及连接这些导电轨(22) 及/或导电轨区段(23)所用之穿孔(40)所构成,各导电 轨(22,23)形成在空间上互相隔开之金属化平面(24,25 )中,其特征为:每一穿孔(40)由一种二个或更多之重 叠配置之穿孔-元件(42)所形成之堆叠(41)所构成。2 .如申请专利范围第1项之卷线,其中该穿孔(40)至少 垂直于导电轨(22)及/或导电轨区段(23)。3.如申请 专利范围第1项之卷线,其中至少在堆叠(41)之各别 穿孔-元件(42)之间设置金属化平面之成份(43)。4. 如申请专利范围第1项之卷线,其中各导电轨(22)及/ 或导电轨区段(23)以及穿孔(40)限定了此卷线(20)之 横切面(27)。5.如申请专利范围第1项之卷线,其中 形成此卷线(20)之绕线(21)所用之导电轨(22)及/或导 电轨区段(23)配置在相邻4m之距离中。6.如申请 专利范围第1项之卷线,其中该导电轨(22)及/或导电 轨区段(23)及/或穿孔-元件(42)及/或金属化平面之 设置在各穿孔-元件(42)之间之成份(43)是由铜(特别 是电解所沈积之铜)所形成。7.如申请专利范围第1 至6项中任一项之卷线,其中此卷线(20)积体化于基 板(12)中及/或基板上所配置之微电子电路(10)中,且 卷线轴(26)是与基板表面(14)成水平。8.如申请专利 范围第7项之卷线,其中此卷线(20)之始端(29)及末端 (30)相邻而配置者,使卷线轴(26)形成至少一种闭合 之线,特别是圆形线。9.一种积体化于微电子电路( 10)中之卷线系统,其由一个或多个卷线(20)所构成, 卷线(20)具有一个或多个绕线(21),此绕线(21)由至少 一个由二个导电轨(22,23)所构成之区段以及连接这 些导电轨(22)及/或导电轨区段(23)的所用之穿孔(40) 所构成,各导电轨(22,23)形成在空间上互相隔开之 金属化平面(24,25)中,其特征为:每一穿孔(40)由一种 二个或更多之重叠配置之穿孔-元件(42)所形成之 堆叠(41)所构成。10.如申请专利范围第9项之卷线 系统,其中设有一些穿孔-堆叠(71)(其由一个或多个 穿孔-元件(75)所形成)以屏蔽各卷线(20),此穿孔-堆 叠(71)配置在卷线(20)外部(特别是卷线周边之外部) 且围绕此卷线(20)。11.如申请专利范围第10项之卷 线系统,其中此卷线-堆叠(71)垂直于卷线轴(26)。12. 如申请专利范围第9至11项中任一项之卷线系统,其 中设有至少一种屏蔽面(73,74)以垂直地屏蔽此卷线 (20)。13.如申请专利范围第12项之卷线系统,其中此 屏蔽面(73)以金属面构成。14.如申请专利范围第12 项之卷线系统,其中此屏蔽面(74)以多晶矽平面或 具有高掺杂基板之结构所构成。15.一种微电子电 路,其具有多个积体组件且用在振荡器,放大器及 混合器中,至少一个积体组件以电感构成,其特征 为:以电感构成之此种组件形成该申请专利范围第 1至8项中任一项之卷线(20)及/或形成该申请专利范 围第9至14项中任一项之卷线系统(70)。16.如申请专 利范围第15项之微电子电路,其中此微电子电路形 成在晶片(11)上及/或晶片中,且此晶片(11)由基板(12 )和至少一种氧化物层(13)所形成。17.如申请专利 范围第16项之微电子电路,其中此卷线(20)及/或卷 线系统(70)配置在氧化物层(13)内部。图式简单说 明: 第1图 先前技艺中已知之卷线组态之俯视图。 第2图 本发明之卷线之第一实施形式。 第3图 本发明第2图之卷线之横切面,此卷线可积体 化于微电子电路中。 第4图 本发明第2图之卷线之另一图解。 第5图 本发明第4图之卷线之横切面,其中显示磁场 线之外形。 第6图 本发明之卷线之另一实施形式。 第7图 在使用第6图之卷线时本发明之卷线系统之 俯视图。 第8图 本发明之卷线系统沿着第7图之切线Ⅷ-Ⅷ所 示之横切面。 第9图 在使用第6图之卷线时本发明之卷线系统之 另一实施形式。 第10图 本发明之卷线系统沿着第9图之切线X-X所示 之横切面。 |
