| 摘要 |
<p>리플리카 회로로 인하여 과도한 전류가 발생하는 것을 억제하고, 또한 면적이 증가하는 것을 방지하면서 동일크기로 모델링된 리플리카와 유사한 네가티브 딜레이 특성을 얻을 수 있는 디엘엘용 리플리카 회로를 제공하기 위한 것으로써, 이와 같은 목적을 달성하기 위한 디엘엘용 리플리카 회로는 외부 클럭을 내부에 전송하는 클럭 버퍼 모델링(Clock Buffer Modeling)부와, 상기 클럭 버퍼 모델링부로부터 제어신호를 받아 동작하는 디엘엘(DLL)부와, 상기 DLL부의 온/오프 신호에 따라 동작하는 제 1, 제 2 클럭 선택부와, 상기 제 1 클럭선택부의 선택신호에 따라서 출력버퍼로 데이터를 출력하는 실제 데이터 전송 패스와, 상기 실제 데이터 전송 패스와 동일한 딜레이 특성을 갖도록 상기 제 2 클럭선택부의 선택신호를 받아 동작하도록 쉬링크된 리플리카를 포함함을 특징으로 한다.</p> |
