发明名称 半导体装置
摘要 本发明系可有效地防止电晶体驱动力的降低及信赖性的降低。本发明之半导体装置系具备:电晶体,其系具有半导体基板元件区域上所形成的闸极绝缘膜、及、于此闸极绝缘膜上所形成之闸极电极、以及、此闸极电极两侧元件区域所形成之扩散层;与,以被覆电晶体及扩散层之方式所形成的阻隔绝缘膜12。从半导体基板之表面至阻隔绝缘膜之高度,乃比闸极绝缘膜与闸极电极之界面且从半导体基板表面之高度还高。
申请公布号 TW506115 申请公布日期 2002.10.11
申请号 TW089124425 申请日期 2000.11.17
申请人 东芝股份有限公司 发明人 合田 晃;清水 和裕;新井范久;小井土 直树;有留 诚一;丸山彻;间 博显;饭塚 裕久;白田 理一郎
分类号 H01L27/00 主分类号 H01L27/00
代理机构 代理人 陈长文 台北巿敦化北路二○一号七楼
主权项 1.一种半导体装置,其特征在于具备:电晶体,其系具有形成于半导体基板之元件区域上的闸极绝缘膜、及、形成于此闸极绝缘膜上之闸极电极、以及、形成于此闸极电极两侧之元件区域的扩散层;与,阻隔绝缘膜,其系以被覆前述电晶体之上部及侧部之方式所形成的;及自前述半导体基板表面至阻隔绝缘膜之高度,乃比闸极绝缘膜与闸极电极之界面、且、自半导体基板表面之高度还高。2.根据申请专利范围第1项之半导体装置,其中于前述扩散层与阻隔绝缘膜之间形成中间膜。3.根据申请专利范围第2项之半导体装置,其中前述中间膜之膜厚比闸极绝缘膜之膜厚还大。4.根据申请专利范围第2项之半导体装置,其中前述中间膜系由一与阻隔绝缘膜之材质相异的绝缘材所构成。5.根据申请专利范围第1项之半导体装置,其中前述半导体基板为矽基板,阻隔绝缘膜为矽氮化膜。6.根据申请专利范围第4项之半导体装置,其中前述中间膜为矽氧化膜。7.根据申请专利范围第2项之半导体装置,其中前述中间膜包含导电体材料。8.根据申请专利范围第7项之半导体装置,其中前述半导体基板为矽基板,前述阻隔绝缘膜为矽氮化膜。9.根据申请专利范围第7项之半导体装置,其中前述中间膜系包含一添加与前述扩散层相同导电型之杂质的矽所构成。10.根据申请专利范围第7项之半导体装置,其中前述中间膜系包含矽化物。11.根据申请专利范围第2项之半导体装置,其中前述中间膜亦形成于闸极电极之侧面与阻隔绝缘膜之间。12.根据申请专利范围第1项之半导体装置,其中闸极电极系包含第1闸极电极与第2闸极电极,于第1闸极电极与第2闸极电极之间形成第1绝缘膜。13.根据申请专利范围第12项之半导体装置,其中前述第1绝缘膜与阻隔绝缘膜不会直接接触。14.根据申请专利范围第12项之半导体装置,其中第1绝缘膜与侧面与阻隔绝缘膜之距离为3nm以上。15.根据申请专利范围第12项之半导体装置,其中第1绝缘膜为一积层膜,其包含氧化膜、氮化膜、及氧化膜。16.一种半导体装置,其特征在于具备:电晶体,其系具有形成于半导体基板之元件区域上的闸极绝缘膜、及、形成于此闸极绝缘膜上之闸极电极、以及、形成于此闸极电极两侧之元件区域上的扩散层;阻隔绝缘膜,其系以被覆前述电晶体之上部及侧部之方式形成的;及从前述闸极电极之侧面至阻隔绝缘膜之距离乃比闸极绝缘膜之膜厚还大。17.根据申请专利范围第16项之半导体装置,其中闸极电极系包含第1闸极电极与第2闸极电极,于第1闸极电极与第2闸极电极之间形成第1绝缘膜。18.根据申请专利范围第16项之半导体装置,其中前述第1绝缘膜与阻隔绝缘膜不会直接接触。19.根据申请专利范围第16项之半导体装置,其中第1绝缘膜与侧面与阻隔绝缘膜之距离为3nm以上。20.根据申请专利范围第16项之半导体装置,其中第1绝缘膜为一积层膜,其包含矽氧化膜及矽氮化膜;前述构成第1绝缘模之前述矽氮化膜与前述阻隔绝缘膜之距离为3mm以上。21.根据申请专利范围第16项之半导体装置,其中于扩散层与阻隔绝缘膜之间形成中间膜。22.根据申请专利范围第21项之半导体装置,其中半导体基板为矽基板,阻隔绝缘膜为矽氮化膜,中间膜乃由矽所构成。23.根据申请专利范围第21项之半导体装置,其中中间膜为矽氧化膜。24.根据申请专利范围第16项之半导体装置,其中于扩散层与阻隔绝缘膜之间形成导电体膜。25.根据申请专利范围第1项之半导体装置,其中电晶体为构成EEPROM之记忆单元的电晶体。26.根据申请专利范围第16项之半导体装置,其中电晶体为构成EEPROM之记忆单元的电晶体。27.根据申请专利范围第1项或第16项之半导体装置,其中前述半导体装置系于前述半导体基板上具有元件区域及元件分离区域,又进一步具有连接于前述元件区域之接触插头;前述阻隔绝缘膜系用以防止前述接触插头掉入前述元件分离区域之蚀刻挡止膜。28.根据申请专利范围第1项或第16项之半导体装置,其中前述电晶体之闸绝缘膜系为包含可蓄积电荷之绝缘膜之层积构造。图式简单说明:图1系表示本发明半导体装置之第1实施形态构成的断面图。图2A至图2D系第1实施形态之半导体装置制造方法的步骤断面图。图3系表示本发明之半导体装置第2实施形态构成的断面图。图4系说明第2实施形态特征之断面图。图5A乃至图5D系表示第2实施形态半导体装置之制造步骤的步骤断面图。图6系表示本发明之半导体装置第3实施形态构成的断面图。图7A乃至图7D系表示第3实施形态之半导体装置制造步骤的步骤断面图。图8系说明第3实施形态之变形例的图。图9系说明第1乃至第3实施形态之变形例的断面图。图10系NAND单元型EEPROM之等效电回路图。图11系图10所示之NAND单元型EEPROM的配置图。图12系以图11所示之虚线A-A'切断时的断面图。图13系以图11所示之虚线B-B'切断时的断面图。图14系说明习知半导体装置之问题点的图。图15AB至图15C系说明本发明之特征的图。图16系表示本发明特性之曲线。图17系表示习知特性之曲线。图18A乃至18D系说明中间膜构成之图。
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