| 主权项 |
1.一种熔丝闩锁电路,包含:多数位址线;输入端,用于接收来自熔丝之控制信号;多工器,用于响应该控制信号来使得该多数位址线多工化,其中该多工器具有电晶体各关连之各该位址线,且该多工器之电晶体全部是单一电晶体型式;及输出端,用于提供来自该多工器之多工化信号到解码器。2.如申请专利范围第1项之熔丝闩锁电路,其中该多工器之电晶体全部是n型通道金属氧化半导体(NMOS)电晶体。3.如申请专利范围第2项之熔丝闩锁电路,其中该解码器是包括NMOS逻辑电路之动态解码器。4.如申请专利范围第3项之熔丝闩锁电路,其中该NMOS逻辑电路包括NMOS电晶体,响应来自该多工器之多工化输出信号而致能。5.如申请专利范围第1项之熔丝闩锁电路,其中该多工器之电晶体全部是p型通道金属氧化半导体(PMOS)电晶体。6.如申请专利范围第5项之熔丝闩锁电路,其中该解码器是包括PMOS逻辑电路之动态解码器。7.如申请专利范围第6项之熔丝闩锁电路,其中该PMOS逻辑电路包括PMOS电晶体,响应来自该多工器之多工化输出信号而致能。8.如申请专利范围第1项之熔丝闩锁电路,其中该多数位址线包括:第一位址线,用于提供真位址资料;及第二位址线,用于提供互补位址资料。9.如申请专利范围第8项之熔丝闩锁电路,其中该多工器包括:第一电晶体,用于接收该真位址资料;及第二电晶体,用于接收该补位址资料;其中该第一及第二电晶体是单一电晶体型式,而且响应该控制信号来致能或去能。10.如申请专利范围第9项之熔丝闩锁电路,其中包括电压供给单元,用于提供启动电压到该第一及第二电晶体。11.如申请专利范围第10项之熔丝闩锁电路,其中该电压供给单元连接到用于字线驱动电压之字线启动电压供给端。12.如申请专利范围第11项之熔丝闩锁电路,其中该熔丝闩锁电路使用于该字线启动电压之去耦电容。13.如申请专利范围第10项之熔丝闩锁电路,其中又包含第一反相器用于使得该控制信号反相,其中该第一反相器耦接在该输入端及该第一电晶体之间,而且接收来自该电压供给单元之启动电压。14.如申请专利范围第13项之熔丝闩锁电路,其中又包括第二反相器用于使得该第一反相器之输出信号反相,及用于提供反相信号到该输入端,其中该第二反相器耦接在该第一反相器之输出端及该输入端间,而且接收来自该电压供给单元之启动电压。15.如申请专利范围第10项之熔丝闩锁电路,其中该启动电压比较所提供到该解码器之源极电压更高。16.如申请专利范围第10项之熔丝闩锁电路,其中该启动电压等于或高于所提供到该解码器之源极电压及该第一及第二电晶体之临限电压的和。17.如申请专利范围第9项之熔丝闩锁电路,其中该第一及第二电晶体共用汲极区。18.如申请专利范围第9项之熔丝闩锁电路,其中该第一及第二电晶体共用源极区。19.如申请专利范围第1项之熔丝闩锁电路,其中该控制信号视该熔丝之状态而定。20.如申请专利范围第1项之熔丝闩锁电路,其中该解码器是动态解码器,用于消除因为电晶体之临限电压所造成的电压降。21.如申请专利范围第1项之熔丝闩锁电路,其中该多数位址线所施加位址信号具有电压低于该解码器之源极电压。22.如申请专利范围第1项之熔丝闩锁电路,其中该多工器之各该电晶体具有源极-汲极导通路径在该多数位元线中之一及该输出端间,及闸极用于接收该控制信号。23.一种熔丝闩锁电路,包含:第一位址线,用于提供真位址资料;第二位址线,用于提供互补位址资料;输入端,用于接收视熔丝状态而变动之控制信号;多工器,响应该控制信号而使得该第一及第二位址线多工化,其中该多工器具有第一电晶体用于接收该真位址资料,及第二电晶体用于接收该互补位址资料,该第一及第二电晶体是单一电晶体型式,且响应该控制信号来致能或去能;及动态解码器,用于响应来自该多工器之多工化信号而消除因为该第一及第二电晶体所造成电压降。24.如申请专利范围第23项之熔丝闩锁电路,其中该第一及该第二电晶体是NMOS电晶体,而该动态解码器具有NMOS逻辑电路用于消除因为该NMOS电晶体所造成电压降。25.如申请专利范围第23项之熔丝闩锁电路,其中该第一及该第二电晶体是PMOS电晶体,而该动态解码器具有PMOS逻辑电路用于消除因为该PMOS电晶体所造成电压降。26.如申请专利范围第23项之熔丝闩锁电路,其中该控制信号视该熔丝之状态而定。图式简单说明:第1图图示包括CMOS多工器之习用熔丝闩锁器的概略图示;第2图是习用CMOS多工器中所使用典型CMOS电晶体之横剖面图;第3图是根据本发明之熔丝闩锁器一实施例的概略图示;第4图是根据本发明之熔丝闩锁器另一实施例之概略图示;第5A图是根据本发明第3图所示实施例中所使用NMOS多工器之横剖面图示;第5B图是根据本发明第4图所示实施例中所使用PMOS多工器之横剖面图示; |
