| 主权项 |
1.一种图案形成方法,于基板上涂上涂布薄膜之后, 将该涂布薄膜形成图案而作为涂布薄膜图案,接着 使该涂布薄膜图案变形,藉由扩张该涂布薄膜图案 而形成该涂布薄膜图案之变形图案; 其特征为: 使该涂布薄膜图案变形时之该涂布薄膜图案之扩 张,系形成于该扩张方向之至少一部分; 且该涂布薄膜图案系受到于该扩张方向最初遇到 的阻绝部所阻挡;及 于该变形图案中,该涂布薄膜图案朝向该阻绝部扩 张的部分之形状,系由该阻绝部之该涂布薄膜图案 侧的平面形状所决定。2.一种图案形成方法,系于 被蚀刻薄膜上,形成含有既定图案之光阻图案,将 该光阻图案作为遮罩,将该被蚀刻薄膜自其表面去 除一部分,将该被蚀刻薄膜作成曝露区域与作成被 该光阻图案所覆盖之覆盖区域,将该光阻图案蚀刻 去除俾该被覆盖区域仅只一部分被覆盖,将该光阻 图案作为残留光阻图案,朝该残留光阻图案之扩张 方向使该残留光阻图案变形; 其特征为: 使该残留光阻图案变形时之该残留光阻图案之扩 张,系形成于该残留光阻图案扩张方向之至少一部 分; 且该残留光阻图案系受到于该扩张方向最初遇到 的阻绝部所阻挡;及 该残留光阻图案的扩张之中,该残留光阻图案朝向 该阻绝部扩张部分之形状,系由该阻绝部之该残留 光阻图案处的平面形状所决定。3.如申请专利范 围第2项之图案形成方法,其中: 该光阻图案系由薄膜厚度不同的复数个光阻图案 所构成,而将该光阻图案蚀刻去除俾该被覆盖区域 仅只一部分被覆盖,且将该光阻图案作为残留光阻 图案之制程,系藉由如下方式施行之:蚀刻该光阻 图案,将构成该光阻图案之薄膜厚度不同的复数个 光阻图案中之薄膜厚度相对较薄之光阻图案予以 去除,而留下比该薄膜厚度相对较薄的光阻图案的 薄膜厚度更厚之光阻图案。4.如申请专利范围第3 项之图案形成方法,其中: 该薄膜厚度不同的复数个光阻图案,系藉由改变对 于光阻的曝光量而得到。5.如申请专利范围第2项 之图案形成方法,其中: 该被蚀刻薄膜系构成逆交错型薄膜电晶体之源极 和汲极电极与通道部之层叠薄膜,该层叠薄膜由下 而上依序由半导体薄膜、高浓度不纯物半导体薄 膜、金属膜所构成,该曝露区域为该半导体薄膜。 6.如申请专利范围第5项之图案形成方法,其中: 该阻绝部系利用在该薄膜电晶体之闸极绝缘膜形 成之开口部所具有的阶梯落差而产生。7.如申请 专利范围第6项之图案形成方法,其中: 该开口部系贯穿该闸极绝缘膜及于该闸极绝缘膜 之上依序堆积的该半导体薄膜、该高浓度不纯物 半导体薄膜。8.如申请专利范围第6项之图案形成 方法,其中: 该开口部系贯穿于该闸极绝缘膜上依序堆积的该 半导体薄膜及该高浓度不纯物半导体薄膜,并开口 直到该闸极绝缘膜中途为止之开口部。9.如申请 专利范围第5项之图案形成方法,其中: 该阻绝部系利用该薄膜电晶体之闸极所具有阶梯 落差而产生。10.如申请专利范围第5项之图案形成 方法,其中: 该阻绝部系利用该薄膜电晶体之源极和汲极电极 所具有阶梯落差而产生。11.如申请专利范围第5项 之图案形成方法,其中: 该阻绝部系利用在该薄膜电晶体之闸极电极内部 形成的渠沟所具有阶梯落差而产生。12.如申请专 利范围第8项之图案形成方法,其中: 该阻绝部系藉由在构成该闸极电极之单层薄膜上 形成阶梯落差而形成。13.如申请专利范围第8项之 图案形成方法,其中: 该阻绝部系藉由在构成该闸极电极之由复数个薄 膜所构成的层叠薄膜形成阶梯落差而形成。14.如 申请专利范围第5项之图案形成方法,其中,该阻绝 部系由下述各阻绝部中的至少二个阻绝部所构成: 利用在该薄膜电晶体之闸极绝缘膜上所开设的开 口部而产生之阻绝部; 利用薄膜电晶体之闸极电极所具有之阶梯落差而 产生之阻绝部; 利用在薄膜电晶体之闸极电极内部形成之渠沟所 具有之阶梯落差而产生之阻绝部;及 利用薄膜电晶体之源极和汲极电极所具有之阶梯 落差而产生之阻绝部。15.如申请专利范围第5项之 图案形成方法,其中: 该残留光阻图案系残留于该薄膜电晶体之通道部 侧16.如申请专利范围第5项之图案形成方法,其中: 该残留光阻图案系于该薄膜电晶体之源极和汲极 电极之中,仅残留于通道部处之一边的源极和汲极 电极上。17.如申请专利范围第5项之图案形成方法 ,其中: 该薄膜电晶体系被形成为构成该薄膜电晶体之源 极和汲极电极之中,一边的源极和汲极电极被另一 边的源极和汲极电极所包围之形状。18.一种半导 体装置,包含闸极、源极及汲极电极、一覆盖于一 基板上之叠层结构,及该叠层结构具有一表面,此 表面至少包含一渠沟,其中,该渠沟系于该叠层结 构上之至少一选择区域外侧延伸,且该选择区域与 一通道区域相邻,该渠沟系于该闸极电极外侧延伸 ,以及该渠沟系以一落差与该闸极电极分隔。19.如 申请专利范围第18项之半导体装置,其中,该渠沟系 不完全地围绕该闸极电极。20.如申请专利范围第 18项之半导体装置,其中,该渠沟系完全地围绕该闸 极电极。21.如申请专利范围第20项之半导体装置, 其中,该渠沟系以一环状方式延伸。22.一种半导体 装置,包含闸极、源极及汲极电极、一覆盖于一基 板上之叠层结构及形成于该叠层结构中之至少一 渠沟,其中,该渠沟系于该叠层结构上之至少一选 择区域外侧延伸,且该选择区域系与一通道区域相 邻,以及该渠沟系于该闸极电极外侧延伸,且该渠 沟系以一落差与该闸极电极分隔。23.如申请专利 范围第22项之半导体装置,其中,该渠沟系不完全地 围绕该闸极电极。24.如申请专利范围第22项之半 导体装置,其中,该渠沟系完全地围绕该闸极电极 。25.如申请专利范围第24项之半导体装置,其中,该 渠沟系以一环状方式延伸。26.一种半导体装置,包 含一闸极及一叠层结构,其中,该闸极电极具有至 少一阶梯,及该叠层结构之一上表面亦具有至少一 阶梯,且其阶梯系覆盖于该闸极电极之该阶梯上。 27.如申请专利范围第26项之半导体装置,其中,该闸 极电极具有由该阶梯所限制之一厚度变薄区域。 28.一种半导体装置,包含一闸极电极结构,此装置 更包含至少一闸极电极及至少一虚拟闸极电极,其 中,该虚拟闸极电极系以一落差与该闸极电极分隔 ,且配置于该闸极电极外侧。29.如申请专利范围第 28项之半导体装置,其中,该虚拟闸极电极系不完全 地围绕该闸极电极。30.如申请专利范围第28项之 半导体装置,其中,该虚拟闸极电极系完全地围绕 该闸极电极。31.如申请专利范围第30项之半导体 装置,其中,该虚拟闸极电极系以一环状方式延伸 。32.如申请专利范围第28项之半导体装置,其中,该 虚拟闸极电极系以邻接且平行于该闸极电极之一 平边的方式延伸。33.如申请专利范围第28项之半 导体装置,其中,该半导体装置更包含一多层结构, 此多层结构包括延伸于该闸极电极结构上之复数 个叠层,且该复数个叠层之表面具有配置于该落差 上之渠沟。34.一种半导体装置,包含闸极、源极及 汲极电极、一覆盖于一基板上之叠层结构,及位于 该叠层结构中之至少一渠沟,其中,该渠沟系于该 叠层结构上之至少一选择区域外侧延伸,且该选择 区域与一通道区域相邻,该渠沟系于该开极电极外 侧延伸,以及该渠沟系以一落差与该闸极电极分隔 ,且其中至少该源极及汲极电极之一部份系配置在 该渠沟中。35.如申请专利范围第34项之半导体装 置,其中,该渠沟系不完全地围绕该闸极电极。36. 如申请专利范围第34项之半导体装置,其中,该渠沟 系完全地围绕该闸极电极。37.如申请专利范围第 36项之半导体装置,其中,该渠沟系以一环状方式延 伸。38.如申请专利范围第34项之半导体装置,其中, 该渠沟系以邻接且平行于该闸极电极之一平边的 方式延伸。39.一种半导体装置,包含闸极、源极及 汲极电极、虚拟源极及汲极电极,一覆盖于一基板 上之叠层结构,及至少一渠沟,其中,该虚拟源极及 汲极电极系配置于该源极及该汲极电极外侧,且该 渠沟系将该源极及汲极电极与该虚拟源极及汲极 电极分隔,以及,其中该渠沟系于该叠层结构上之 至少一选择区域外侧延伸,且该选择区域与一通道 区域相邻,而该渠沟系以平面方式于该闸极电极之 外侧延伸,且该渠沟于平面上与该闸极电极分隔。 40.如申请专利范围第39项之半导体装置,其中,该渠 沟系不完全地围绕该闸极电极。41.如申请专利范 围第39项之半导体装置,其中,该渠沟系完全地围绕 该闸极电极。42.如申请专利范围第41项之半导体 装置,其中,该渠沟系以一环状方式延伸。43.如申 请专利范围第39项之半导体装置,其中,该渠沟系以 邻接且平行于该闸极电极之一平边的方式延伸。 44.一种半导体装置,包含闸极、源极及汲极电极、 一通道区域及至少一渠沟,其中,该源极及汲极电 极中之第一个具有一岛状部位,而该源极及汲极中 之第二个具有一环绕部位,此环绕部位系围绕该通 道区域,且该通道区域更围绕该岛状部位,该环绕 部位系由该通道部位与该岛状部位分隔,以及,其 中该渠沟包含该通道部位。45.如申请专利范围第 44项之半导体装置,其中,该环绕部位系不完全地围 绕该岛状部位。46.如申请专利范围第45项之半导 体装置,其中,该渠沟更包含一附加渠沟,此附加渠 沟系以邻接于该环绕部位之开口端的方式延伸。 47.如申请专利范围第46项之半导体装置,其中,该半 导体装置更包含一虚拟闸极电极,此虚拟闸极电极 以一落差与该闸极电极分隔,其中,该附加渠沟系 配置于该落差之上。48.如申请专利范围第44项之 半导体装置,其中,该源极及汲极电极中之该第一 个更具有一连接部位及一附加延伸部位,此附加延 伸部位系以邻接于该环绕部位之方式延伸并面向 该开口端,且该附加延伸部位系透过该连接部位连 接至该岛状部位。49.如申请专利范围第48项之半 导体装置,其中,该连接部位具有一阶梯状之壁。50 .如申请专利范围第44项之半导体装置,其中,该环 绕部位系完全地围绕该岛状部位。51.如申请专利 范围第50项之半导体装置,其中,该渠沟系以一环状 方式延伸。52.一种半导体装置,包含覆盖于一基板 上之一叠层结构,其中,该基板之上部表面具有至 少一渠沟,且该叠层结构之上部表面亦具有至少一 渠沟,此渠沟系配置于该基板之渠沟之上,以及,其 中该基板之渠沟系选择性地以邻接于一通道部位 的方式延伸。53.如申请专利范围第52项之半导体 装置,其中,该基板之渠沟系以平面方式围绕该通 道部位而延伸。54.如申请专利范围第53项之半导 体装置,其中,该基板之渠沟系以完全围绕之方式 围绕。55.如申请专利范围第53项之半导体装置,其 中,该基板之渠沟系以不完全围绕之方式围绕。56. 一种半导体装置,包含覆盖于一基板上之一叠层结 构,其中,该基板之一上部表面具有至少一阶梯下 降区域,且该叠层结构之上部表面亦具有至少一渠 沟,此渠沟系延伸于该基板之该阶梯下降区域之上 ,以及,其中该基板之该阶梯下降区域系选择性地 以平面方式为围绕一通道部位而延伸。图式简单 说明: 图1(a)~(b)系显示本发明依照制程顺序之第1实施态 样第1实施例之制造方法的典型平面图及典型剖面 图。 图2(a)~(b)系显示接续图1制程的典型平面图及典型 剖面图。 图3(a)~(b)系显示接续图2制程的典型平面图及典型 剖面图。 图4(a)~(b)系显示接续图3制程的典型平面图及典型 剖面图。 图5(a)~(b)系显示本发明第1实施态样第2实施例制造 方法之一种制程的典型平面图及典型剖面图。 图6(a)~(b)系显示本发明依照制程顺序之第2实施态 样第1实施例之制造方法的典型平面图及典型剖面 图。 图7(a)~(b)系显示接续图6制程的典型平面图及典型 剖面图。 图8(a)~(b)系显示接续图7制程的典型平面图及典型 剖面图。 图9(a)~(b)系显示接续图8制程的典型平面图及典型 剖面图。 图10(a)~(b)系显示本发明第2实施态样第2实施例制 造方法之一种制程的典型平面图及典型剖面图。 图11(a)~(b)系显示本发明依照制程顺序之第3实施态 样第1实施例之制造方法的典型平面图及典型剖面 图。 图12(a)~(b)系显示接续图11制程的典型平面图及典 型剖面图。 图13(a)~(b)系显示接续图12制程的典型平面图及典 型剖面图。 图14(a)~(b)系显示本发明依照制程顺序之第3实施态 样第2实施例之制造方法的典型平面图及典型剖面 图。 图15(a)~(b)系显示接续图14制程的典型平面图及典 型剖面图。 图16(a)~(b)系显示接续图15制程的典型平面图及典 型剖面图。 图17(a)~(b)系显示本发明依照制程顺序之第4实施态 样之制造方法的典型平面图及典型剖面图。 图18(a)~(b)系显示接续图17制程的典型平面图及典 型剖面图。 图19(a)~(b)系显示接续图18制程的典型平面图及典 型剖面图。 图20(a)~(b)系显示接续图19制程的典型平面图及典 型剖面图。 图21(a)~(b)系显示本发明之第5实施态样第1实施例 之制造方法的典型平面图及典型剖面图。 图22(a)~(b)系显示本发明之第5实施态样第2实施例 之制造方法的典型平面图及典型剖面图。 图23(a)~(b)系显示本发明之第6实施态样之制造方法 的典型平面图及典型剖面图。 图24(a)~(b)系显示习知之制造方法依照制程顺序的 典型平面图及典型剖面图。 图25(a)~(b)系显示接续图24制程的典型平面图及典 型剖面图。 图26(a)~(b)系显示接续图25制程的典型平面图及典 型剖面图。 图27(a)~(b)系显示接续图26制程的典型平面图及典 型剖面图。 |
