| 主权项 |
1.一种半导体装置之制造方法,主要乃具备有,半导体基板及形成于该半导体基板上之分别备有电容之复数个之记忆单元而成之半导体装置之制造方法中,其特征为,具有:于形成于上述半导体基板之上方之绝缘膜上,形成成膜防止膜之制程,及贯穿上述成膜防止膜而在上述绝缘膜内形成复数个之孔之制程,及利用成膜防止膜而只在上述绝缘膜内之孔之各内面及底面,以化学的气相成长形成第1导电膜之制程,及于上述第1导电膜上及上述成膜防止膜上,以规定之温度地形成介电体膜之制程(上述第1导电膜之材料系曝晒于此形成介电体膜之规定温度之下仍然不会丧失导电性之Ru,Pt或Ir者),及于上述介电体膜上形成第8导电膜之制程,而上述第1及第2导电膜及介电体膜乃构成上述电容者。2.如申请专利范围第1项所述之半导体装置之制造方法,其中上述介电体膜系氧化物者。3.如申请专利范围第1项所述之半导体装置之制造方法,其中上述成膜防止膜系由Ti之氧化物,W之氧化物,或Ta之氧化物所成。4.如申请专利范围第1项所述之半导体装置之制造方法,其中上述成膜防止膜系由TiW,Ta,TiN或WN所成之导电性之成膜防止膜者。5.如申请专利范围第4项所述之半导体装置之制造方法,其中具备,藉由使上述导电性之成膜防止膜予以氧化而变为非导电性之制程者。6.如申请专利范围第4项所述之半导体装置之制造方法,其中于上述第1导电膜之形成制程与上述介电体膜之形成制程之间,再具备去除上述导电性之成膜防止膜之制程者。7.如申请专利范围第1项所述之半导体装置之制造方法,其中上述第1导电膜之形成制程系于含氧化性气体0.1%以上70%以下之浓度之环境中予以实施者。8.如申请专利范围第1项所述之半导体装置之制造方法,其中上述第1导电膜之形成制程系于200℃以上450℃以下之温度来实施者。9.一种半导体装置之制造方法,主要乃,具备:半导体基板及形成于该半导体基板上,分别备有电容之复数个之记忆单元之半导体装置之制造方法中,其特征为具有:于形成于上述半导体基板之上方之绝缘膜上形成成膜防止膜之制程,及贯穿上述成膜防止膜而在上述绝缘膜内形成复数之孔之制程,及利用上述成膜防止膜,将上述绝缘膜内之孔藉由化学的气相成长以第1导电材料来埋填之制程,及去除了上述成膜防止膜及上述绝缘膜而使上述埋填之第1导电材料曝晒,以资形成互相分离之复数个之第1电极之制程,及于上述第1电极上以规定之温度形成介电体之制程(上述第1电极系曝晒于此形成介电体膜之规定温度之下,仍然不会丧失导电性之Ru,Pt或Ir者),于上述介电体膜上形成做为第2电极之第2导电材料之膜之制程,及上述第1及第2电极及介电体膜系构成上述电容者。10.如申请专利范围第9项之半导体装置之制造方法,其中上述成膜防止膜系Ti之氧化物,W之氧化物或Ta之氧化物者。11.如申请专利范围第9项之半导体装置之制造方法,其中上述成膜防止膜系由Ti,W,Ta,TiN或WN所成之导电性之成膜防止膜者。12.如申请专利范围第9项之半导体装置之制造方法,其中第1导电膜之形成制程系氧化性气体0.1%以上70%以下之浓度之环境中实施者。13.如申请专利范围第9项之半导体装置之制造方法,其中第1导电膜之形成制程系于200℃以上450℃以下之温度实施者。14.一种半导体装置之制造方法,主要乃具备有,半导体基体及形成于该半导体基板上之分别备有电容之复数个之记忆单元之半导体装置之制造方法中,其特征为,具有:于形成于上述半导体基板之上方之绝缘膜上形成成膜防止膜之制程,及贯穿上述成膜防止膜地于上述绝缘膜内形成复数个之孔之制程,及利用上述成膜防止膜,以化学的气相成长将导电材料埋填上述绝缘膜内之孔,以资形成复数个之针形电极之制程,及分别对应于上述针形电极地设置1个第1电极,而各第1电极系电气的连接于所对应之针形电极地接触于该针形电极地被形成之制程,及于上述第1电极之上面,以规定之温度而形成介电体膜之制程(上述第1电极乃由曝晒于形成此介电体膜之规定温度之下也不丧失其导电性之Ru,Pt或Ir所成),及于上述介电体膜上形成第2电极之制程,上述第1及第2电极及介电体膜系构成上述电容者。15.如申请专利范围第14项所述之半导体装置之制造方法,其中上述成膜防止膜系Ti之氧化物,W之氧化物或Ta之氧化物者。16.如申请专利范围第14项所述之半导体装置之制造方法,其中上述成膜防止膜系由Ti,W,Ta,TiN或WN所成之导电性之成膜防止膜者。17.如申请专利范围第16项所述之半导体装置之制造方法,其中再具有使上述导电性之成膜防止膜予以氧化而使之成为非导电性之制程者。18.如申请专利范围第16项所述之半导体装置之制造方法,其中于上述针形电极之形成制程与上述第1电极之形成制程之间,再备有将去除上述导电性之成膜防止膜之制程者。19.如申请专利范围第14项所述之半导体装置之制造方法,其中上述针形电极之形成制程系,于含氧化性气体0.1%以上70%以下之浓度之环境中实施者。20.如申请专利范围第14项所述之半导体装置之制造方法,其中上述针形电极之形成制程系于200℃以上450℃以下之温度实施者。21.一种半导体装置之制造方法,主要乃具备有,半导体基板及形成于该半导体基板上之分别备有电容之复数个之记忆单元而成之半导体装置之制造方法中,其特征为,具有:于形成于上述半导体基板之上方之绝缘膜内,形成复数之孔之制程,及于上述绝缘膜上及分别于上述各孔之内面上及底面上,以溅射法形成第1导电材料之膜之制程,及从上述绝缘膜上,去除上述第1导电材料之膜,以上述孔之内面上及底面上之第1导电材料之膜为种膜而使之留存之制程,及利用上述孔之内面上及底面上之种膜,藉化学的气相成长法,以上述第1导电材料之同一材料来埋填上述绝缘膜内之孔之制程,及去除上述绝缘膜而使上述埋填之第1导电材料露出以资形成互相分离之复数个之第1电极之制程,及于上述第1电极上,以规定之温度形成介电体膜之制程(上述第1导电材料系以形成此介电体膜之规定温度所曝晒之下仍然不丧失导电性之Ru,Pt或Ir所成),及于上述介电体膜上形成做为第2电极之第2导电材料之膜之制程,及上述第1及第2电极及介电体膜乃构成上述电容者。22.一种半导体装置之制造方法,主要乃具备有,半导体基板及形成于该半导体基板上之分别备有电容之复数个之记忆单元而成之半导体装置之制造方法中,其特征为,具有:于形成于上述半导体基板之上之绝缘膜内,形成复数个之孔之制程,及分别于上述绝缘膜上及上述孔之各内面上及底面上,以化学的气相成长而形成第1导电材料之膜之制程,及从上述绝缘膜上去除上述第1导电材料之膜,而将上述孔之内面上及底面上之第1导电材料之膜做为种膜的予以留存之制程,及利用上述孔之内面上及底面上之种膜,而藉化学的气相成长而将上述绝缘膜内之孔以与上述第1导电材料之相同之材料来埋填之制程,及去除上述绝缘膜而将上述被埋填之第1导电材料露出,以资形成互相分离之复数个之第1电极之制程,及于上述第1电极上,以规定之温度形成介电体膜之制程(上述第1导电材料乃以经此形成介电体膜之规定温度之曝晒之下不丧失导电性之Ru,Pt或Ir所成),及于上述介电体膜上形成做为第2电极之第2导电材料之膜之制程,及上述第1及第2电极及介电体膜系构成上述电容者。23.一种半导体装置之制造方法,主要乃具备有半导体基板及形成于该半导体基板上之分别备有电容之复数个之记忆单元而成之半导体装置之制造方法中,其特征为,具备:于形成于上述半导体基板之上方之绝缘膜内形成复数个之孔之制程,及分别于上述绝缘膜上及上述孔之各内面上及底面上,藉溅射而形成第1导电材料之膜之制程,及从上述绝缘膜上去除上述第1导电材料之膜,而将上述孔之内面上及底面上之第1导电材料之膜做为种膜的予以留存之制程,及利用上述孔之内面上及底面上之种膜,而只在上述孔之内面上及底面上藉由化学的气相成长而形成与上述第1导电材料相同材料之膜以资形成第1电极之制程,及于上述第1电极上,以规定之温度形成介电体膜之制程(上述第1导电材料系由曝晒于此形成介电体膜之规定温度之下,仍然不丧失导电性之Ru,Pt或Ir所成),及于上述介电体膜上形成做为第2电极之第2导电材料之膜之制程,上述第1及第2电极,及介电体膜系构成上述电容者。24.一种半导体装置,具有:半导体基板,及备有形成于该半导体基板之主面之源极领域及漏极领域之MOS电晶体,及电气的连接于上述源极领域及漏极领域之一方之针形电极,及设于上述针形电极上之层间绝缘膜,及设置于该层间绝缘膜上之成膜防止膜,及贯穿该成膜防止膜而形成于上述层间绝缘膜上之孔之内面及底面而与上述针形电极电气的被连接之由Ru,Ru之氧化物,Ir,Ir之氧化物或Pt所成之第1电极,及设于该第1电极上及上述成膜防止膜上之氧化物介电体膜,及设于该氧化物介电体膜上之第2电极,以上述第1及第2电极及氧化物介电体膜而构成电容,为其特征者。25.如申请专利范围第24项所述之半导体装置,其中上述成膜防止膜乃由Ti之氧化物,W之氧化物或Ta之氧化物所成者。26.一种半导体装置,主要乃,具有半导体基板及形成于该半导体基板之复数个之记忆单元之半导体装置中,其特征为:上述各记忆单元系分别包含,备有形成于上述半导体基板之表面之一对活性领域及在于半导体基板上方而形成于上述一对之活性领域间之控制电极之开关电晶体或电容,而各记忆单元中上述一对之活性领域与控制电极之间形成有绝缘膜,各记忆单元之上述电容乃,备有第1及第2电极,及挟接于这些之氧化物介电体膜,上述第1电极乃由Ru,Ru之氧化物,Ir,Ir之氧化物或Pt所成,介着上述绝缘膜而电气的连接于上述一对之活性领域之1,上述电容系为了增大电容而成为具有对于上述基板呈非平行的部份之形状,上述记忆单元之邻接电容之第1电极乃,由规定上述第1电极之图样之第2绝缘膜所分离,上述氧化物介电体之一部份系延伸于上述第2绝缘膜上者。27.一种半导体之制造方法,主要乃具有半导体基板,及形成于该半导体基板之复数个之记忆单元之半导体之制造方法,上述记忆单元系分别包含,具备有形成于上述半导体基板之表面之一对活性领域及在于半导体基板上方而形成于上述一对之活性领域间之控制电极之开关电晶体及电容,在于各记忆单元上,上述一对之活性领域与控制电极之间形成有绝缘膜,其特征为,上述制造方法乃具有:将通过介置之绝缘膜而电气的连接于上述一对之活性领域之一,做为上述电容之第1之电极而作用之第1导电膜形成为某一图样之制程(此制程系包含形成规定上述图样之成膜防止膜,及以该成膜防止膜所规定之图样地形成导电材料之层者),及于上述第1导电膜上及在上述成膜防止膜上,以规定之温度而形成介电体膜之制程(上述第1导电膜之材料系曝晒于形成此介电体膜之规定之温度之下仍然不丧失导电性之由Ru,Pt或Ir所成),及上述介电体膜上形成做为上述电容之第2电极而作用之第2导电膜之制程者。28.一种半导体装置之制造方法,主要乃具有,半导体基板及形成于该半导体基板之分别备有电容之复数个之记忆单元之半导体装置之制造方法中,其特征为,具有:在于形成于上述半导体基板之上方之绝缘膜内形成复数个之孔之制程,及在于上述绝缘膜上及上述各孔之内面上及底面上形成第1导电材料之膜制程,及从上述绝缘膜上去除上述第1导电材料之膜而将上述孔之内面上及底面上之第1导电材料之膜做为种膜地予以留存之制程,及利用上述孔之内面上及底面上之种膜,而以化学的气相成长,以与上述第1导电材料之相同材料来埋填上述绝缘膜内之孔之制程,及去除上述绝缘膜而使上述埋填之第1导电材料以资形成互相分离之复数个之针形电极之制程,及形成电气的连接于上述针形电极之复数个之互相分离之第1电极之制程,及于上述第1电极上以规定之温度地形成氧化物介电体膜之制程(上述第1电极材料系由曝晒于形成此介电体膜之规定温度之下仍然不丧失导电性之Ru,Pt或Ir所成);及于上述介电体膜上形成第2电极之制程,上述第1及第2电极及介电体膜系构成上述电容者。29.一种半导体装置之制造方法,主要乃具有半导体基板及形成于该半导体基板之分别备有电容之复数个之记忆单元之半导体装置之制造方法,其特征为,具有:在于形成于上述半导体基板之上方之绝缘膜上,形成成膜防止膜之制程,及贯穿上述成膜防止膜而在于上述绝缘膜内形成复数个之孔之制程,及利用上述成膜防止膜,而分别在上述各孔之内面上及底面上藉化学的气相成长来形成第1导电材料之膜之制程,及利用上述孔之内面上及底面上之种膜,而藉化学的气相成长而以与上述第1导电材料相同之材料来埋填上述绝缘膜内之孔之制程,及去除上述绝缘膜而使上述埋填之第1导电材料露出,以资形成互相被分离之复数个之第1电极之制程,及在于上述第1电极上以规定之温度形成介电体膜之制程(上述第1导电材料系曝晒于形成此介电体膜之规定温度之下,仍然不丧失导电性之Ru,Pt或Ir所成),及于上述介电体膜上形成做为第2电极之第2导电材料之膜之制程,上述第1及第2电极及介电体膜系构成上述电容者。30.如申请专利范围第9项所述之半导体装置之制造方法,其中上述第2导电材料膜之形成乃,包含在于上述介电体膜上以溅射法形成第3导电材料之膜之制程,及在于上述第3导电材料之膜上,以化学的气相成长来形成第4导电材料之膜之制程者。31.如申请专利范围第21项所述之半导体装置之制造方法,其中上述第2导电材料膜之形成乃包含,在于上述介电体膜上以溅射法形成第3导电材料之膜之制程,及在于上述第3导电材料之膜之上面,以化学的气相成长来形成第4导电材料之膜之制程者。32.如申请专利范围第22项所述之半导体装置之制造方法,其中上述第2导电材料膜之形成乃包含,在于上述介电体膜上以溅射法形成第3导电材料之膜之制程,及在于上述第3导电材料之膜之上面,以化学的气相成长来形成第4导电材料之膜之制程者。33.如申请专利范围第29项所述之半导体装置之制造方法,其中上述第2导电材料之膜之形成乃,包含在于上述介电体膜上,以溅射法形成第3之导电材料之膜之制程,及在于上述第3之导电材料之膜之上面以化学的气相成长来形成第4之导电材料之膜之制程者。图式简单说明:第1a-1c图,系表示说明由本发明人等所试作检讨之构造之制造过程之断面图。第2a-2c图系表示说明中本发明人等所试作检讨之构造之制造过程之断面图。第3a-3c图系表示由本发明人等所解明之Ru膜之堆积速度之对于底层膜之依存性之图。第4a-4d图系表示说明本发明之实施例1之制造过程之断面图。第5a-5d图系表示说明本发明之实施例2之制造过程之断面图。第6a-6d图系表示说明本发明之实施例3之制造过程之断面图。第7a-7d图系表示说明本发明之实施例4之制造过程之断面图。第8a-8d图系表示说明本发明之实施例5之制造过程之断面图。第9a-9d图系表示说明本发明之实施例6之制造过程之断面图。第10a-10d图系表示说明本发明之实施例7之制造过程之断面图。第11a-11d图系表示说明本发明之实施例8之制造过程之断面图。第12a-12d图系表示说明本发明之实施例9之制造过程之断面图。第13a-13c图系表示说明本发明之实施例10之制造过程之断面图。第14a-14d图系表示说明本发明之实施例11之制造过程之断面图。第15图系说明本发明之实施例12之半导体装置之断面图。 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