| 主权项 |
1.一种叠闸(stacked-gate)快闪记忆体,包括:一底材,其具有一沟渠形成于其中;一隧穿氧化物,系形成于该底材之表面,并临近该沟渠;一突出隔离填充物,系形成于该沟渠内,其中该突出隔离填充物突出于该底材表面之上,以形成一凹洞(cavity)于相邻的该突出隔离填充物间;一浮置闸,系形成在该凹洞之一U形截面结构之一表面,该U形结构的一高水平面与该突出隔离填充物是相等的;一介电层,系共形地(conformally)形成于该浮置闸的表面;以及一控制闸,系形成于该介电层之上。2.如申请专利范围第1项之叠闸(stacked-gate)快闪记忆体,其中上述之该突出(raised)隔离填充物(isolation filler)包含氧化物。3.如申请专利范围第1项之叠闸(stacked-gate)快闪记忆体,其中上述之该浮置闸的一第一部分包含多晶矽。4.如申请专利范围第1项之叠闸(stacked-gate)快闪记忆体,其中上述之该浮置闸的一第二部分包含多晶矽。5.如申请专利范围第1项之叠闸(stacked-gate)快闪记忆体,其中上述之该介电层包含一氧化层/氮化层/氧化层结构。6.如申请专利范围第1项之叠闸(stacked-gate)快闪记忆体,其中上述之该介电层包含一氧化层/氮化层结构。7.一种叠闸(stacked-gate)快闪记忆体之制造方法,包括:形成一第一介电层当作隧穿介电层于一半导体底材上;形成一第一导体层在该第一介电层上;形成一牺牲层在该第一导体层上;图案转移与蚀刻该牺牲层、该第一介电层、该第一导体层与该底材并形成沟渠于该底材上;形成一隔离区于该沟渠里面;移除该牺牲层,在该隔离区与该隔离区延伸到该第一导电层之间因而形成一洞;沿着该洞与该隔离区的表面形成一第二导电层;移除该隔离区表面的部份第二导电层,该第二导电层与该第一导电层为浮置闸;形成一第二介电层在该浮置闸的表面;形成一第三导电层在该第二介电层的表面上当作控制闸。8.如申请专利范围第7项之叠闸(stacked-gate)快闪记忆体之制造方法,其中上述之该牺牲层至少包含氮化物。9.如申请专利范围第8项之叠闸(stacked-gate)快闪记忆体之制造方法,其中上述之该牺牲层的移除是藉由热磷酸溶液。10.如申请专利范围第7项之叠闸(stacked-gate)快闪记忆体之制造方法,其中上述之该第二导电层的移除是藉由化学机械研磨。11.如申请专利范围第7项之叠闸(stacked-gate)快闪记忆体之制造方法,其中上述之该第二介电层至少包含氧化物/氮化物层。12.如申请专利范围第7项之叠闸(stacked-gate)快闪记忆体之制造方法,其中上述之该第二介电层至少包含氧化物/氮化物/氧化物层。图式简单说明:图一为半导体晶圆截面图,显示根据本发明形成沟渠于底材内之步骤。图二为半导体晶圆截面图,显示根据本发明形成突出隔离之步骤。图三为半导体晶圆截面图,显示根据本发明形成一控制闸之步骤。 |
