| 主权项 |
1.一种嵌入式动态随机存取记忆体的制作方法,适用于具有记忆体单元区域以及逻辑元件区域的半导体基底,该记忆体单元区域形成有第一闸极、第一源极/汲极,而该逻辑元件区域形成有第二闸极、第二源极/汲极,该制作方法包括下列步骤:(a)在该半导体基底全面性地形成一第一绝缘层;(b)选择性蚀刻该第一绝缘层,以形成露出该第一源极/汲极的第一接触孔以及露出该第二源极/汲极的第二接触孔;(c)在该第一、二接触孔内填入金属材料以分别形成第一及第二导电插塞;(d)在该记忆体单元区域与逻辑元件区域的第一绝缘层上方形成第一层金属导线图案;(e)全面性形成第二绝缘层,以覆盖该第一层金属导线图案;(f)选择性蚀刻该第二绝缘层,以在该记忆体单元区域形成露出该第一导电插塞的第三接触孔,并且在该逻辑元件区域形成露出该第一层金属导线图案的第四接触孔;(g)在该第三、四接触孔内填入金属材料以分别形成第三及第四导电插塞;(h)选择性在该记忆体单元区域部分回蚀该第二绝缘层及该第三导电插塞,用以形成第五接触孔,其中经部分回蚀的该第三导电插塞的上方表面高度低于该第二绝缘层的上方表面高度,而经部分回蚀的该第三导电插塞用以当作记忆体单元区域之电容器的下电极;(i)顺应性形成一介电质层于该第五接触孔内周围表面及经部分回蚀的该第三导电插塞的部分表面,而该介电质层用以当作记忆体单元区域之电容器的介电质;(j)在该第五接触孔内填入金属材料以形成第一金属区块,用以当作记忆体单元区域之电容器的上电极的一部份;(k)全面性在该第二绝缘层上形成第二层金属层;以及(l)选择性蚀刻该第二层金属层,使得在该记忆体单元区域形成的电容器的上电极,系由位于该记忆体单元区域的第二层金属层与该第一金属区块所组成,并且在逻辑元件区域形成与该第四导电插塞连接的第二层金属导线图案。2.如申请专利范围第1项所述之嵌入式动态随机存取记忆体的制作方法,其中在步骤(i)之后,更包括在该介电质层上,顺应性形成一金属阻障层。3.如申请专利范围第2项所述之嵌入式动态随机存取记忆体的制作方法,其中该金属阻障层系氮化钛层。4.如申请专利范围第1项所述之嵌入式动态随机存取记忆体的制作方法,其中在步骤(j)之后,更包括进行CMP处理,用以去除多余的该介电质层、多余的该金属阻障层以及多余的该第一金属区块,而直到露出该第二绝缘层上方表面。5.如申请专利范围第1项所述之嵌入式动态随机存取记忆体的制作方法,其中在步骤(a)之后,更包括进行CMP处理,用以将该第一绝缘层表面平坦化。6.如申请专利范围第1项所述之嵌入式动态随机存取记忆体的制作方法,其中在步骤(e)之后,更包括进行CMP处理,用以将该第二绝缘层表面平坦化。7.如申请专利范围第1项所述之嵌入式动态随机存取记忆体的制作方法,其中该第一绝缘层系氧化层。8.如申请专利范围第1项所述之嵌入式动态随机存取记忆体的制作方法,其中该第二绝缘层系氧化层。9.如申请专利范围第1项所述之嵌入式动态随机存取记忆体的制作方法,其中步骤(j)之该第一金属区块系钨金属区块。10.如申请专利范围第1项所述之嵌入式动态随机存取记忆体的制作方法,其中该第一导电插塞系钨插塞。11.如申请专利范围第1项所述之嵌入式动态随机存取记忆体的制作方法,其中该第二导电插塞系钨插塞。12.如申请专利范围第1项所述之嵌入式动态随机存取记忆体的制作方法,其中该第三导电插塞系钨插塞。13.如申请专利范围第1项所述之嵌入式动态随机存取记忆体的制作方法,其中该第四导电插塞系钨插塞。14.如申请专利范围第1项所述之嵌入式动态随机存取记忆体的制作方法,其中该介电质层系Ta2O5.BST或PZT层。15.如申请专利范围第1项所述之嵌入式动态随机存取记忆体的制作方法,其中该第一层金属导线图案系由铝或铝铜合金所构成。16.如申请专利范围第1项所述之嵌入式动态随机存取记忆体的制作方法,其中该第二层金属层系由铝或铝铜合金所构成。图式简单说明:第1-5图系根据本发明较佳实施例形成嵌入式动态随机存取记忆体的制程剖面示意图。 |
