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Es wird ein Halbleiterspeicher mit einer Speicherzellenstruktur bereitgestellt, die zur Softerror-Reduktion in der Lage ist, ohne die Schaltungskonfiguration zu komplizieren. Im Einzelnen umfasst ein Inverter (I1) einen NMOS-Transistor (N1) und einen PMOS-Transistor (P1), und ein Inverter (I2) umfasst einen NMOS-Transistor (N2) und einen PMOS-Transistor (P2). Die Inverter (I1, I2) sind einer Querverbindung unterworfen. Der NMOS-Transistor (N1) ist innerhalb eines P-Wannenbereiches (PW0) ausgebildet, und der NMOS-Transistor (N2) ist innerhalb eines P-Wannenbereiches (PW1) ausgebildet. Die P-Wannenbereiche (PW0, PW1) sind mit einem dazwischen angeordneten N-Wannenbereich (NW) gegenüberliegend angeordnet.
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