| 摘要 |
<p>복수의 캐스케이드 접속 지연 회로단으로 이루어지는 제 1 지연 회로 어레이, 및 제 1 지연 회로 어레이의 신호 전파 방향과 반대 신호 전파 방향을 갖도록 배치되는 복수의 캐스케이드 접속 지연 회로단으로 이루어지는 제 2 지연 회로 어레이를 포함하는 동기 지연 회로에 관한 것이다. 제 1 및 제 2 지연 회로 어레이의 지연 회로단 각각은 입력 신호를 수신하는 CMOS 인버터를 포함한다. CMOS 인버터의 P 채널 MOS 트랜지스터, 스위칭 P 채널 MOS 트랜지스터 및 부가적인 저항은 전원선과 지연 회로단의 출력 노드사이에 직렬로 접속된다. CMOS 인버터의 N 채널 MOS 트랜지스터, 스위칭 N 채널 MOS 트랜지스터 및 다른 부가적인 저항은 지연 회로단의 출력 노드와 접지 사이에 직렬로 접속된다. 따라서, 각 단위 지연 회로의 전류 구동 능력은 부가적인 저항에 의해서 감소되기 때문에, 하나의 단위 지연 회로 당 지연 시간이 증가될 수 있고 지터 (jitter) 의 증가를 최소화할 수 있다. 따라서, 소망하는 지연 시간을 획득하기 위해 요구되는 지연 회로의 영역은 감소될 수 있다.</p> |
