| 主权项 |
1.一种半导体积体电路装置之识别方法,其特征在于,在半导体积体电路装置之制造过程中,形成由同一形态构成之多数识别要素,判定对应上述多数识别要素之处理程序参差不齐之物理量,依据上述多数识别要素之相互间之物理量之大小关系,当作这种半导体积体电路装置之固有之识别资讯使用。2.如申请专利范围第1项之半导体积体电路装置之识别方法,其特征在于,上述固有之识别资讯,系由上述制造时分配给识别要素之第1识别资讯,及由上述判定所得之上述多数识别要素之物理量之大小关系之顺位资讯,所构成。3.如申请专利范围第2项之半导体积体电路装置之识别方法,其特征在于,上述识别要素系连接由N通道型MOSFET与P通道型MOSFET所构成之CMOS反相电路之输入端子与输出端子而成者,上述识别要素之物理量系上述连接之输入端子与输出端子之电压値。4.如申请事利范围第3项之半导体积体电路装置之识别方法,其特征在于,上述CMOS反相电路仅在上述物理量之电压判定时施加动作电压。5.一种半导体积体电路装置之制造方法,其特征在于,在半导体积体电路装置之制造过程中,形成由同一形态构成之多数识别要素,判定对应上述多数识别要素之处理程序参差不齐之物理量,依据上述多数识别要素之相互间之物理量之大小关系,当作这种半导体积体电路装置之固有之识别资讯,而附带制造履历后记忆下来,在这种半导体积体电路装置发生不良事故时,依据上述固有之识别资讯读出上述记忆之制造履历,进行不良事故之分析,视需要回授到上述制造过程。6.一种半导体积体电路装置之制造方法,其特征在于,包含有:在构成第1晶片之半导体积体电路装置之制造过程中,形成由同一形态构成之多数识别要素之制程;判定对应上述多数识别要素之处理程序参差不齐之物理量,依据上述多数识别要素之相互间之物理量之大小关系,获得构成这种第1晶片之半导体积体电路装置之固有之识别资讯之制程;对构成上述第1晶片之半导体积体电路装置之多数装置,对应各个电气特性形成多数动作修饰资讯,对应上述各个第1晶片之识别资讯,将上述多数动作修饰资讯写入第2晶片之制程;以及,装配上述第1晶片及第2晶片之制程;上述装配之第2晶片系依据所装配之第1晶片之识别资讯,将上述动作修饰资讯输出到第1晶片。7.如申请专利范围第6项之半导体积体电路装置之制造方法,其特征在于,上述第1晶片系具有冗长电路之记忆器,上述第2晶片系用以记忆不良位址。8.如申请专利范围第7项之半导体积体电路装置之制造方法,其特征在于,包含有:以装配好上述第1晶片及第2晶片之状态,进一步进行试验之制程;以及,在上述装配好之状态进行之试验中发生不良事故时,卸下上述第2晶片,合并到构成上述第1晶片之半导体积体电路装置之别的多数半导体积体电路装置之制程。9.如申请专利范围第8项之半导体积体电路装置之制造方法,其特征在于,上述第1晶片及第2晶片在上述装配好之状态下进行选别后,封装成一整体。10.如申请专利范围第8项之半导体积体电路装置之制造方法,其特征在于,上述第1晶片及第2晶片系装配在共同之安装基板。11.一种半导体积体电路装置,其特征在于,具备有,在半导体积体电路装置之制造过程中,形成为同一形态之多数识别要素,并具备有,依据对应上述制造过程之处理程序参差不齐之多数识别要素,其相互间物理量之大小关系之固有之识别资讯。12.如申请专利范围第11项之半导体积体电路装置,其特征在于,上述固有之识别资讯,系由上述制造时分配给识别要素之第1识别资讯,及上述多数识别要素之物理量之大小关系之顺位资讯,所构成。13.如申请专利范围第12项之半导体积体电路装置,其特征在于,上述识别要素具有,连接由N通道型MOSFET与P通道型MOSFET所构成之CMOS反相电路之输入端子与输出端子而成之电压端子,上述识别要素之物理量,系上述电压端子之电压値。14.如申请专利范围第13项之半导体积体电路装置,其特征在于,进一步具备有:电压比较电路;对上述多数之各CMOS反相电路而设,将上述电压端子之电压传至上述电压比较电路之一方之输入端子之第1开关,将上述电压端子之电压传至上述电压比较电路之另一方之输入端子之第2开关;以及,藉对应上述多数CMOS反相电路之第1开关及第2开关之组合,在上述多数CMOS反相电路间,藉联赛方式以上述电压比较电路判定上述多数反相电路之电压端子之电压之电路。15.如申请专利范围第13项之半导体积体电路装置,其特征在于,进一步具备有:对上述多数之各CMOS反相电路而设,用以连接输入端子与输出端子之第1开关,设在共同之第1电路节点与输入端子间之第2开关,及设在输出端子与共同之第2电路节点间之第3开关;在上述多数反相电路间,以联赛之方式,藉对应上述多数CMOS反相电路之第1开关、第2开关及第3开关之组合,以两个CMOS反相电路作为1组,连接一方之CMOS反相电路之输入端子与输出端子,将上述第1电路节点获得之电压供给另一方之CMOS反相电路之输入端子,而以这种另一方之CMOS反相电路之逻辑门槛値电压作为参照电压,而在上述第2电路节点获得电压比较之输出信号之电路。16.如申请专利范围第15项之半导体积体电路装置,其特征在于,上述CMOS反相电路与第1乃至第3开关,系使用构成CMOS闸极阵列之元件构成。17.如申请专利范围第15项之半导体积体电路装置,其特征在于,上述CMOS反相电路系仅在判定上述物理量之电压时,施加动作电压。图式简单说明:第1图系表示本发明识别号码产生电路之一实施例之基本电路图。第2图系表示本发明识别号码产生电路之其他实施例之基本电路图。第3图系表示本发明识别号码产生电路之其他实施例之基本电路图。第4图系上述第3图之识别号码产生电路之动作说明图。第5图系表示本发明识别号码产生电路之其他实施例之基本电路图。第6图系说明上述第5图之实施例电路用之等效电路图。第7图系表示对应第5图之实施例之具体实施例之电路图。第8图系说明上述第7图之实施例电路之动作用之定时图。第9图系上述第7图之实施例电路之动作说明图。第10图系表示成为本发明之识别号码产生电路之核心之由CMOS反相电路及转接MOSFET构成之单位电路之一实施例之变形例。第11图系表示成为本发明之识别号码产生电路之核心之由CMOS反相电路及转接MOSFET所成之单位电路之其他实施例之变形例。第12图系表示成为本发明之识别号码产生电路之核心之由CMOS反相电路及转接MOSFET所成之单位电路之其他实施例之变形例。第13图系表示成为本发明之识别号码产生电路之核心之由CMOS反相电路及转接MOSFET所成之单位电路之其他实施例之变形例。第14图系表示成为本发明之识别号码产生电路之核心之由CMOS反相电路及转接MOSFET所成之单位电路之其他实施例之变形例。第15图系表示成为本发明之识别号码产生电路之核心之由CMOS反相电路及转接MOSFET所成之单位电路之其他实施例之变形例。第16图系表示使用在本发明识别号码产生电路之CMOS反相电路一实施例之电路图。第17图系表示本发明识别号码产生电路之其他实施例之电路图。第18图系说明上述第17图所示之实施例电路之动作用之波形图。第19图系表示本发明识别号码产生电路之其他实施例之方块图。第20图系表示本发明识别号码产生电路之其他实施例之电路图。第21图系表示本发明之半导体积体电路装置之一实施例之概略方块图。第22图系表示本发明之半导体积体电路装置之其他实施例之元件布置图。第23图系对应上述第22图之等效电路图。第24图系表示将本发明应用在动态型RAM时之一实施例之方块图。第25图系表示使用本发明之识别号码产生电路之半导体积体电路装置之一实施例之概略架构图。第26图系说明本发明之识别号码之识别运算法用之说明图。第27图系说明本发明之识别号码之识别运算法用之说明图。第28图系表示本发明半导体积体电路装置之识别系统之对照运算法之登录方法一实施例之架构图。第29图系表示本发明半导体积体电路装置之识别系统之对照运算法之对照方法一实施例之架构图。第30图系表示上述第29图之比较方法之一个例子之说明图。第31图系表示使用CMOS反相器电路之逻辑门槛値之顺位时之比较方法之一个例子说明图。第32图系表示使用CMOS反相器电路之逻辑门槛値之顺位时之比较方法之一个例子说明图。第33图系表示应用本发明之半导体积体电路装置之一实施例之架构图。第34图系表示应用本发明之多晶片模组之一实施例之方块图。第35图系表示上述第34图之程式专用晶片之一实施例之方块图。第36图系说明搭载本案识别号码产生电路之半导体积体电路装置一实施例之制造过程用之架构图。第37图系说明将搭载本案识别号码产生电路之半导体积体电路装置装配在电路安装基板时之一实施例之制造过程用之架构图。第38图系说明搭载本案之识别号码产生电路之半导体积体电路装置之另一实施例之制造过程用之架构图。第39图系表示设有本发明之识别号码产生电晶体之特定用途LSI之一个例子之方块图。第40图系表示将本发明之CMOS反相器之逻辑门槛値之大小不一应用在乱数产生器之实施例之电路图。第41图系以减轻企业间之电子零件采购市场之不正当行为或各种纠纷为其目的之本案发明之晶片识别号码产生电路之利用例子之架构图。第42图系表示本发明之半导体积体电路装置之其他实施例之模式平面图。 |
