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<p>본 발명의 실시예에 따라, 워드 라인 제어 회로(100)는 메모리 셀들의 하나의 뱅크(BANK0)에 결합된 임의 서브-어레이 워드 라인들(SWL-00 내지 SWL-03)과 메모리 셀들의 다른 뱅크(BANK1)에 결합된 다른 서브-어레이 워드 라인들(SWL-10 내지 SWL-13)을 포함한다. 활성화되면, 두 뱅크내 서브-어레이 워드 라인들의 그룹들을 선택할 수 있는 상보 메인 워드 라인(MWL 및 /MWL)이 제공되다. 래치 회로(104-A0 내지 104-B1)는 메인 워드 라인들의 값들을 래치하기 위해 제공된다. 이와 같은 배치에 따라서, 상보 메인 워드 라인 값이 제 1 뱅크(BANK0)용으로 래치되어 제 1 뱅크(BANK0)내 서브-어레이 워드 라인들(SWL-00 내지 SWL-03)의 그룹이 선택된다. 그후, 상기 상보 메인 워드 라인(MWL 및 /MWL)이 다시 활성화될 수 있다. 다음, 제 2 상보 메인 워드 라인 값이 제 2 뱅크(BANK1)용으로 래치되어 제 2 뱅크(BANK1)내 서브-어레이 워드 라인들(SWL-10 내지 SWL-13)의 그룹이 선택된다. 이와 같은 배치는 서로 다른 뱅크내 상이한 서브-어레이 워드 라인들을 개별적으로 선택하면서, 메인 워드 라인을 두 뱅크에 공통시킬 수 있다.</p> |
