| 主权项 |
1.一种半导体装置之制造方法,其特征为包含:(a)形成第1绝缘层之步骤,该第1绝缘层系形成于基板上;(b)形成配线沟图形层之步骤,该配线沟图形层系于前述第1绝缘层上形成,做为形成配线沟时之蚀刻罩;(c)形成孔图形层之步骤,该孔图形层系于前述配线沟图形层上形成,做为形成连接孔时之蚀刻罩;(d)在前述孔图形层存在下对前述配线沟图形层与前述第1绝缘层实施蚀刻处理,将一定深度之孔图形转印于前述第1绝缘层之步骤;(e)去除前述孔图形层之步骤;及(f)在前述配线沟图形层及孔图形存在下实施蚀刻处理,将配线沟图形转印于前述第1绝缘层之步骤。2.一种半导体装置之制造方法,该半导体装置包括:配线沟;配线,形成于前述配线沟内;及层间连接构件,连接前述配线与其下层配线;其特征为包含:(a)形成第1绝缘层之步骤,该第1绝缘层系形成于基板上;(b)形成配线沟图形层之步骤,该配线沟图形层系于前述第1绝缘层上形成,做为形成前述配线沟时之蚀刻罩;(c)于上述配线沟图形层上形成反射防止膜之步骤;(d)形成孔图形层之步骤,该孔图形层系于前述反射防止膜上形成,做为供形成前述层间连接构件之连接孔形成时之蚀刻罩;(e)在前述孔图形层存在下实施蚀刻处理,将一定深度孔图形转印于前述第1绝缘层之步骤;(f)去除前述孔图形层及反射防止膜之步骤;及(g)实施蚀刻处理之步骤,在前述配线沟图形层及孔图形存在下对第一绝缘层实施。3.一种半导体装置之制造方法,该半导体装置包括:配线沟,以一定宽度形成;配线,形成于前述配线沟内;及层间连接构件,连接前述配线与其下层配线;其特征为包含:(a)形成第1绝缘层之步骤,该第1绝缘层系形成于基板上;(b)形成配线沟图形层之步骤,该配线沟图形层系于前述第1绝缘层上形成,做为形成前述配线沟时之蚀刻罩;(c)形成孔图形层之步骤,该孔图形层系于前述配线沟图形层上形成,实质上与前述配线沟图形层图形宽度同尺寸图形径,做为供形成前述层间连接构件之连接孔形成时之蚀刻罩;(d)在前述孔图形层存在下实施蚀刻处理,将一定深度孔图形转印于前述第1绝缘层之步骤;(e)去除前述孔图形层之步骤;及(f)实施蚀刻处理之步骤,在前述配线沟图形层及孔图形存在下实施。4.如申请专利范围第2或3项之半导体装置之制造方法,其中以前述步骤(d)之蚀刻处理,将前述配线沟图形层之一部分与前述第1绝缘层一同蚀刻。5.如申请专利范围第1-3项中任何一项之半导体装置之制造方法,其中以前述步骤(d)将前述孔图形形成至前述第1绝缘层下部,并以前述步骤(f)形成配线沟。6.如申请专利范围第1-3项中任何一项之半导体装置之制造方法,其中以前述步骤(d)将前述孔图形蚀刻至前述第1绝缘层中途,并以前述步骤(f)形成配线沟与连接孔。7.如申请专利范围第1-3项中任何一项之半导体装置之制造方法,其中于前述步骤(a)前形成相对前述第1绝缘层具有蚀刻选择比之第2绝缘层之步骤,前述步骤(f)之乾蚀刻处理系以2阶段实施,2阶段包括:第1蚀刻,以前述第2绝缘层之蚀刻速度比前述第2绝缘层之蚀刻速度小之条件实施;及第2蚀刻,以前述第2绝缘层被蚀刻之条件实施。8.一种半导体装置之制造方法,其特征为包含:(a)依序形成第1阻隔绝缘层、第1绝缘层及阻隔层之步骤;(b)转印配线沟图形之步骤,转印于前述阻隔层;(c)形成连接孔之孔图形层之步骤,于前述步骤(b)后实施;(d)转印孔图形之步骤,在前述孔图形层存在下实施去除前述阻隔层及第1绝缘层条件下之蚀刻处理并蚀刻至前述第1绝缘层中途;(e)去除前述孔图形层之步骤;及(f)形成连接孔及配线沟之步骤,在形成有前述孔图形及前述配线沟图形之阻隔层存在下实施蚀刻处理而形成。9.如申请专利范围第8项之半导体装置之制造方法,其中于前述步骤(c),前述孔图形层以开有堆叠通路部之形状构成,于前述步骤(d),前述孔图形形成至前述第1绝缘层下部。10.如申请专利范围第8项之半导体装置之制造方法,其中于前述步骤(b)与步骤(c)之间,具有形成平坦化膜之步骤。11.如申请专利范围第10项之半导体装置之制造方法,其中前述平坦化膜为反射防止膜。12.如申请专利范围第8-11项中任何一项之半导体装置之制造方法,其中于前述步骤(f)形成配线沟与连接孔,然后将导电膜埋入前孔配线沟与连接孔,以形成配线与层间连接构件。13.一种半导体装置之制造方法,其系包括:配线,形成于配线沟内;及层间连接构件,连接前述配线与其下层配线;其特征为包含:(a)依序形成第1阻隔绝缘层、层间绝缘层、第2阻隔绝缘层、线间绝缘层、及阻隔层之步骤;(b)转印配线沟图形之步骤,转印于前述阻隔层;(c)就供形成前述层间连接构件之连接孔,形成孔图形罩之步骤,于前述步骤(b)后实施;(d)在前述孔图形罩存在下对前述线间绝缘层及第2阻隔绝缘层实施蚀刻处理,而转印孔图形之步骤;(e)去除前述孔图形罩之步骤;及(f)实施蚀刻处理之步骤,在形成有前述孔图形及前述配线沟图形之前述阻隔层存在下实施。14.如申请专利范围第13项之半导体装置之制造方法,其中于前述步骤(b)之配线沟图形转印后,去除形成前述配线沟图形时使用之抗蚀层,并于前述阻隔层上直接形成前述孔图形罩。15.如申请专利范围第13项之半导体装置之制造方法,其中前述步骤(f)之蚀刻处理,于前述孔图形区为前述第1阻隔绝缘层,于前述配线沟图形区为前述第2阻隔绝缘层,于此终止或停止加工。16.如申请专利范围第13-15项中任一项之半导体装置之制造方法,其中前述第1及第2阻隔绝缘层以及阻隔层系由矽氮化膜构成。17.如申请专利范围第16项之半导体装置之制造方法,其中前述阻隔层膜厚度比前述第1及第2阻隔绝缘层膜厚度为厚。18.如申请专利范围第16项之半导体装置之制造方法,其中前述孔图形罩为抗蚀罩。19.如申请专利范围第13-15项中任何一项之半导体装置之制造方法,其中于前述步骤(f)后具有去除前述阻隔层之步骤。20.如申请专利范围第16项之半导体装置之制造方法,其中于前述步骤(f)使具有去除前述阻隔层、前述第1阻隔层及前述第2阻隔层之步骤,然后将导电膜埋入前述配线沟与连接孔,以形成前述配线与层间连接构件。21.一种半导体装置之制造方法,其系包括:配线,形成于配线沟内;及层间连接构件,连接前述配线与其下层配线;其特征为包含:(a)依序形成第1阻隔绝缘层、第1绝缘层及阻隔层之步骤;(b)转印配线沟图形之步骤,转印于前述阻隔层;(c)形成供前述层间连接构件形成之连接孔之孔图形罩之步骤;(d)在前述孔图形罩存在下对于前述阻隔层及第1绝缘层实施蚀刻处理并蚀刻至前述第1绝缘层中途,而转印孔图形之步骤;(e)去除前述孔图形罩之步骤;及(f)形成连接孔及配线沟之步骤,在形成有前述孔图形及前述配线沟图形之前述阻隔层存在下实施蚀刻处理。22.一种半导体装置之制造方法,其系包括:配线,形成于配线沟内;及层间连接构件,连接前述配线与其下层配线;其特征为包含:(a)依序形成第1阻隔绝缘层、第1绝缘层、标志绝缘层、第2层间绝缘层及阻隔层之步骤;(b)转印配线沟图形之步骤,转印于前述阻隔层;(c)形成供前述层间连接构件形成之连接孔之孔图形罩之步骤;(d)转印孔图形之步骤,在前述孔图形罩存在下对于前述第2层间绝缘层及标志绝缘层实施蚀刻处理而转印;(e)去除前述孔图形罩之步骤;及(f)形成连接孔及配线沟之步骤,在形成有前述孔图形及前述配线沟图形之前述阻隔层存在下实施蚀刻处理而形成;由前述标志绝缘层所含元素之电浆发光而检测前述步骤(d)之蚀刻处理终点,以达前述第1阻隔绝缘层之点决定前述步骤(f)之前述孔图形之蚀刻处理终点。23.一种半导体装置之制造方法,其系包括:配线,形成于配线沟内;及层间连接构件,连接前述配线与其下层配线;其特征为包含:(a)依序形成第1层间绝缘层、标志绝缘层、第2层间绝缘层及阻隔层之步骤;(b)转印配线沟图形之步骤,转印于前述阻隔层;(c)形成供前述层间连接构件形成之连接孔之孔图形罩之步骤;(d)转印孔图形之步骤,在前述孔图形罩存在下对对于前述第2层间绝缘层及标志绝缘层实施蚀刻处理而转印;(e)去除前述孔图形罩之步骤;及(f)形成连接孔及配线沟之步骤,在形成有前述孔图形及前述配线沟图形之前述阻隔层存在下实施蚀刻处理;由前述标志绝缘层所含元素之电浆发光检测前述步骤(f)之沟图形蚀刻处理终点。24.一种半导体装置之制造方法,其系包括:配线,形成于配线沟内;及层间连接构件,连接前述配线与其下层配线;其特征为包含:(a)依序形成第1阻隔绝缘层、第1层间绝缘层、第2阻隔绝缘层、第2层间绝缘层、标志绝缘层、第3层间绝缘层及阻隔层之步骤;(b)转印配线沟图形之步骤,转印于前述阻隔层;(c)形成供前述层间连接构件形成之连接孔之孔图形罩之步骤;(d)转印孔图形之步骤,在前述孔图形罩存在下于前述第3层间绝缘层、标志绝缘层、第2层间绝缘层及第2阻隔绝缘层实施蚀刻处理而转印;(e)去除前述孔图形罩之步骤;及(f)同时形成连接孔及配线沟之步骤,在形成有前述孔图形及前述配线沟图形之前述阻隔层存在下实施蚀刻处理而同时形成;由前述标志绝缘层所含元素之电浆发光检测前述步骤(f)之沟图形蚀刻处理终点。25.一种半导体装置之制造方法,其系包括:配线,形成于配线沟内;及层间连接构件,连接前述配线与其下层配线;其特征为包含:(a)依序形成第1层间绝缘层、第2层间绝缘层及阻隔层之步骤;(b)转印配线沟图形之步骤,转印于前述阻隔层;(c)形成供前述层间连接构件形成之连接孔之孔图形罩之步骤;(d)转孔图形之步骤,在前述孔图形罩存在下对前述阻隔层及第2层间绝缘层实施蚀刻处理而转印;(e)去除前述孔图形罩之步骤;及(f)同时形成连接孔及配线沟之步骤,在形成有前述孔图形及前述配线沟图形之前述阻隔层存在下实施蚀刻处理而同时形成;前述第1层间绝缘层与第2层间绝缘层由蚀刻速度互异之材料构成,以到达前述第2层间绝缘层之点决定前述步骤(f)之孔图形之蚀刻处理终点。26.一种半导体装置之制造方法,其系包括:配线沟;配线,形成于前述配线沟内;及层间连接构件,连接前述配线与其下层配线;其特征为包含:(a)形成第1绝缘层之步骤,该第1绝缘层系形成于基板上;(b)形成配线沟图形层之步骤,该配线沟图形层系于前述第1绝缘层上形成,做为形成前述配线沟时之蚀刻罩;(c)形成孔图形层之步骤,于前述配线沟图形层上形成,做为供前述层间连接构件形成之连接孔形成时之蚀刻罩;(d)转印一定深度孔图形之步骤,在前述孔图形层存在下实施蚀刻处理,转印于前述第1绝缘层;(e)去除前述孔图形层之步骤;及(f)实施蚀刻处理之步骤,在前述配线沟图形层及孔图形存在下实施。前述配线沟图形层之宽度方向的前述孔图形之径尺寸,系构成地较前述沟图形层之宽度尺寸为大。27.如申请专利范围第26项之半导体装置之制造方法,其中前述配线沟图形层之宽度方向之前述孔图形之径尺寸比前述沟图形层之宽度尺寸及上述配线沟图形层之宽度方向的配合裕度之和为大。28.如申请专利范围第26或27项之半导体装置之制造方法,其中更包括:(g)形成障壁金属层及铜层之步骤,形成于基板全面;及(h)以化学机械研磨法去除由前述步骤(f)蚀刻处理形成之配线沟及连接孔内部以外区域之前述障壁金属层及铜层之步骤。29.如申请专利范围第28项之半导体装置之制造方法,其中于前述步骤(h)去除前述配线沟图形层。30.如申请专利范围第26或27项之半导体装置之制造方法,其中前述配线沟图形层、或将前述配线沟图形层图形化用之罩层,系由导电性材料构成。31.一种半导体装置之制造方法,其系包括:配线,形成于配线沟内;及层间连接构件,连接前述配线与其下层配线;其特征为包含:(a)依序形成第1绝缘层及阻隔层之步骤;(b)转印配线沟图形之步骤,转印于前述阻隔层;(c)形成供前述层间连接构件形成之连接孔之孔图形罩之步骤;(d)转印孔图形之步骤,在前述孔图形罩存在下于前述阻隔层及第1绝缘层之一部分实施第1蚀刻处理;(e)去除前述孔图形罩之步骤;及(f)形成连接孔及配线沟之步骤,在形成有前述孔图形及前述配线沟图形之前述阻隔层存在下实施蚀刻处理;以前述第1或第2蚀刻处理之任何一方或两方,蚀刻前述阻隔层及第1绝缘层之棱部。32.一种半导体装置之制造方法,其系包括:配线,形成于配线沟内;及层间连接构件,连接前述配线与其下层配线;其特征为包含:(a)依序形成第1绝缘层及阻隔层之步骤;(b)转印配线沟图形之步骤,转印于前述阻隔层;(c)形成供前述层间连接构件形成之连接孔之孔图形罩之步骤;(d)转印孔图形之步骤,在前述孔图形罩存在下对于前述第1绝缘层之一部分实施第1蚀刻处理而转印;(e)去除前述孔图形罩之步骤;及(f)形成连接孔及配线沟之步骤,在形成有前述孔图形及前述配线沟图形之前述阻隔层存在下实施蚀刻处理而形成;于前述第1或第2蚀刻处理之至少任何一方处理中,前述阻隔层之端部系被蚀刻。33.如申请专利范围第31或32项之半导体装置之制造方法,其中更包括:(g)形成障壁金属层及铜层之步骤,形成于基板全面;及(h)以化学机械研磨法去除前述配线沟及连接孔内部以外区域之前述障壁金属层及铜层之步骤,于前述步骤(h)去除位于前述配线沟上部之前述铜层及障壁金属层之一部分、前述阻隔层及前述第1绝缘层之表面部。34.如申请专利范围第33项之半导体装置之制造方法,其中前述铜层包括:第1铜层,具有种晶层功能;及第2铜层,以镀敷法形成。35.一种半导体装置之制造方法,其系包括:配线,形成于配线沟内;及层间连接构件,连接前述配线与其下层配线;其特征为包含:(a)依序形成第1绝缘层及阻隔层之步骤,形成于前述下层配线上;(b)转印配线沟图形之步骤,转印于前述阻隔层;(c)形成供前述层间连接构件形成之连接孔之孔图形罩之步骤;(d)转印孔图形之步骤,在前述孔图形罩存在下对前述第1绝缘层实施蚀刻处理而转印;(e)去除前述孔图形罩之步骤;及(f)形成连接孔及配线沟之步骤,在形成有前述孔图形及前述配线沟图形之前述阻隔层存在下实施第2蚀刻处理;前述步骤(c)之孔图形罩系配合前述下层配线形成。36.一种半导体装置之制造方法,其系包括:配线,形成于配线沟内;及层间连接构件,连接前述配线与其下层配线;其特征为包含:(a)依序形成第1绝缘层及阻隔层之步骤,形成于前述下层配线上;(b)转印配线沟图形之步骤,转印于前述阻隔层;(c)形成供前述层间连接构件形成之连接孔之孔图形罩之步骤;(d)转印孔图形之步骤,在前述孔图形罩存在下对前述第1绝缘层实施蚀刻处理;(e)去除前述孔图形罩之步骤;及(f)形成连接孔及配线沟之步骤,在形成有前述孔图形及前述配线沟图形之前述阻隔层存在下实施第2蚀刻处理;前述步骤(c)之孔图形罩系配合前述下层配线与前述配线沟图形之中央形成。37.如申请专利范围第1.3.8.13.21-26.31.32.35.36项中任何一项之半导体装置之制造方法,其中前述步骤(c)之孔图形平面形状被转印,构成连接孔之平面形状,前述步骤(b)及(c)之图形平面形状之和被转印,构成配线之平面形状。38.如申请专利范围第1.3.8.13.21-26.31.32.35.35项中任何一项之半导体装置之制造方法,其中前述步骤(b)之光罩系以抗蚀剂或硬罩构成。39.如申请专利范围第1.3.8.13.21-25.31.32.35.36项中任何一项之半导体装置之制造方法,其中前述连接孔之径与配线之配线宽度,在实质上相等。40.一种半导体装置,其系包括:配线,形成于配线沟内;及层间连接构件,连接前述配线与其下层配线;其特征为:分隔前述下层配线与前述配线沟内配线之层间绝缘层含有标志绝缘层,前述标志绝缘层系形成于前述配线沟底面与前述下层配线之间。41.一种半导体装置之制造方法,该半导体装置包括:配线,形成于配线沟内;层间连接构件,连接前述配线及其下层配线;其特征为包含:(a)依序形成第1绝缘层及阻隔层之步骤;(b)转印配线沟图形之步骤,转印于前述阻隔层;(c)形成供形成上述层间连接构件的连接孔之孔图形罩之步骤;(d)转印孔图形之步骤,在前述孔图形罩存在下对前述阻隔层及第1绝缘层之一部分施以第1蚀刻处理,转印孔图形;(e)去除前述孔图形罩之步骤;(f)形成连接孔及配线沟之步骤,在形成有前述孔图形及前述配线沟图形之阻隔层存在下实施第2蚀刻处理而形成;(g)在基板全面上形成障壁金属层及铜层之步骤;及(h)以化学机械研磨法去除前述配线沟及连接孔之内部以外区域之前述障壁金属层及铜层,而在前述配线沟及连接孔内部形成配线之步骤。前述第1或第2蚀刻处理之任何一方或两方中,前述阻隔层及第1绝缘层之棱部被蚀刻;前述配线之断面形状,系随着愈向表面,以更大之倾斜增大其宽度之形状。42.一种半导体装置之制造方法,其特征为包含:(a)形成第1绝缘层之步骤,该第1绝缘层系形成于基板上;(b)形成配线沟图形层之步骤,该配线沟图形层系于前述第1绝缘层上形成,做为形成前述配线沟时之蚀刻罩;(c)在上述配线沟图形层上形成反射防止膜之步骤;(d)在上述反射防止膜上,形成抗蚀膜之步骤,该抗蚀膜系作为连接孔形成时之蚀刻罩;(e)在上述抗蚀膜之存在下,对于上述配线沟图形层及第1绝缘层施以蚀刻处理,在前述第1绝缘层上转印一定深度孔图形之步骤;(f)除去上述抗蚀剂之步骤;及(g)在上述配线沟图形层及孔图形之存在下施以蚀刻处理,在上述第1绝缘膜上转印配线沟图形之步骤。43.如申请专利范围第42项之半导体装置之制造方法,其中前述配线系将导电体埋入形成于前述绝缘膜之下层绝缘膜的配线沟内,并以CMP法去除前述配线沟以外区域之前述导电体而形成,而前述表面被平坦化之绝缘膜系以堆积法形成于前述下层配线及前述配线上。44.如申请专利范围第42项之半导体装置之制造方法,其中前述配线系以导电膜之堆积及利用光微影蚀刻法之图形化形成,而前述表面被平坦化之绝缘膜系以堆积覆盖前述配线之绝缘膜并于前述被堆积之绝缘膜表面实施CMP法形成。45.一种半导体装置之制造方法,其特征为包含:(a)形成第1绝缘层之步骤,该第1绝缘层系形成于基板上;(b)形成配线沟图形层之步骤,该配线沟图形层系于前述第1绝缘层上形成,做为形成前述配线沟时之蚀刻罩;(c)在上述配线沟图形层上形成反射防止膜之步骤;(d)在上述反射防止膜上,形成抗蚀膜之步骤,该抗蚀膜系作为连接孔形成时之蚀刻罩;(e)在上述抗蚀膜之存在下,对于上述配线沟图形层及第1绝缘层施以蚀刻处理,在前述第1绝缘层上转印一定深度孔图形之步骤;(f)除去上述抗蚀例之步骤;及(g)在上述配线沟图形层及孔图形之存在下施以蚀刻处理,在上述第1绝缘膜上转印配线沟图形之步骤;前述第1绝缘层包含蚀刻选择比不同之复数层绝缘膜。46.如申请专利范围第45项之半导体装置之制造方法,其中前述第2绝缘膜之膜厚系薄至前述反射防止膜形成后其表面视为平坦之程度。47.如申请专利范围第45或46项之半导体装置之制造方法,其中前述第2绝缘膜之膜厚系比前述第1绝缘膜及第2抗蚀膜之膜厚为薄。48.一种半导体装置之制造方法,其特征为包括:一在绝缘膜上形成配线沟用罩从,在上述绝缘膜上及配线沟用罩上形成反射防止膜之步骤;一在前述反射防止膜上形成连接孔用罩之步骤;一使用上述配线沟用罩及连接孔用罩,在上述绝缘膜上转印配线沟及连接孔之步骤;一在包含前述配线沟及连接孔之内部的上述绝缘膜上,形成障壁金属层及铜层之步骤;及一藉由将上述配线沟及连接孔之内部以外区域的上述障壁金属层及铜层以化学机械研磨法除去,而在上述配线沟及连接孔之内部形成配线之步骤。49.如申请专利范围第48项之半导体装置之制造方法,其中前述反射防止膜做为平坦化膜作用。50.如申请专利范围第48项之半导体装置之制造方法,其中包括:一在绝缘膜上形成配线沟用罩后,在上述绝缘膜上及配线沟用罩上形成平坦化膜之步骤;一在前述平坦化膜上形成连接孔用罩之步骤;一使用上述配线沟用罩及连接孔用罩,在上述绝缘膜上转印配线沟及连接孔之步骤;一在包含前述配线沟及连接孔之内部的上述绝缘膜上,形成障壁金属层及铜层之步骤;及一藉由将上述配线沟及连接孔之内部以外区域的上述障壁金属层及铜层以化学机械研磨法除去,而在上述配线沟及连接孔之内部形成配线之步骤。51.如申请专利范围第50项之半导体装置之制造方法,其中相对前述连接孔用罩自行整合去除前述平坦化膜及配线沟用罩。52.一种半导体装置,其系包括:配线沟,形成于层间绝缘膜;配线,形成于前述配线沟;连接孔,形成于前述层间绝缘膜;及连接构件,形成于前述连接孔;其特征为:前述连接孔径实质上与前述配线沟之配线宽度相等,前述配线与前述连接构件系一体形成。53.如申请专利范围第52项之半导体装置,其中前述配线之平面形状系由前述连接孔之平面形状与前述连接孔径之配线宽度部分之和构成。54.如申请专利范围第52项之半导体装置,其中前述配线沟与前述连接孔系以前述连接孔之平面形状面积重叠。55.如申请专利范围第52.53或54项之半导体装置,其中更包含:第1配线,具有比前述连接孔径大之一定宽度配线宽度,前述第1配线与前述连接孔系以前述连接孔之平面形状面积重叠。56.一种半导体装置之制造方法,其特征为包括:一在被图形化膜上形成第1罩膜后,形成反射防止膜之步骤;一在前述反射防止膜上形成第2罩膜之步骤;一使用上述第1及第2罩膜,在上述被图形化脓上转印配线沟及连接孔之步骤;一在包含前述配线沟,及连接孔之内部的上述被图形化膜上,形成障壁金属层及铜层之步骤;及一藉由将上述配线沟及连接孔之内部以外区域的上述障壁金属层及铜层以化学机械研磨法除去,而在上述配线沟及连接孔之内部形成配线之步骤。57.一种半导体装置之制造方法,其特征为包括:一在被图形化膜上形成第1罩膜后,形成平坦化膜之步骤;一在前述平坦化膜上形成第2罩膜之步骤;一使用上述第1及第2罩膜,在上述被图形化膜上转印配线沟及连接孔之步骤;一在包含前述配线沟,及连接孔之内部的上述被图形化膜上,形成障壁金属层及铜层之步骤;及一藉由将上述配线沟及连接孔之内部以外区域的上述障壁金属层及铜层以化学机械研磨法除去,而在上述配线沟及连接孔之内部形成配线之步骤。58.如申请专利范围第56或57项之半导体装置之制造方法,其中对第2罩膜自行整合去除反射防止膜或平坦化膜及第1罩膜。59.一种半导体装置之制造方法,其特征为包含:(a)基板上形成第1层间绝缘层之步骤;(b)在上述第1层间绝缘层上形成第2层间绝缘层之步骤;(c)对上述第2层间绝缘层施以蚀刻处理,在上述第2层间绝缘层上转印一定深度沟图形之步骤;及(d)对上述第1层间绝缘层施以蚀刻处理,在上述第1层间绝缘层上转印连接孔图形之步骤;上述第1层间绝缘层与第2层间绝缘层包含蚀刻速度彼此不同之材料;于上述(c)步骤中,上述第1层间绝缘膜系作为上述第2层间绝缘层蚀刻时之蚀刻阻隔层发挥作用。60.如申请专利范围第59项之半导体装置之制造方法,其中上述第1层间绝缘层包含有机膜。61.如申请专利范围第59或60项之半导体装置之制造方法,其中上述第1层间绝缘层包含介电常数较矽氮化膜为低之低介电常数材料。62.如申请专利范围第59项之半导体装置之制造方法,其中上述第2层间绝缘层包含有机膜。63.如申请专利范围第59或62项之半导体装置之制造方法,其中上述第2层间绝缘层包含介电常数较矽氮化膜为低之低介电常数材料。64.一种半导体装置之制造方法,该半导体装置包括:配线;及层间连接构件,连接前述配线与其下层配线;其特征为包含:(a)在基板上形成有机膜之步骤;(b)在上述有机膜上形成第1绝缘层之步骤;及(c)对上述第1绝缘层施以蚀刻处理,在上述第1绝缘层上转印沟图形之步骤;于上述(c)步骤中,上述第1绝缘膜系作为蚀刻时之蚀刻阻隔层而作用;又,上述有机膜具有介电常数较矽氮化膜为低之介电常数。65.如申请专利范围第64项之半导体装置之制造方法,其中该有机膜包含有机SOG膜。66.一种半导体装置之制造方法,该半导体装置包括:配线;及层间连接构件,连接前述配线与其下层配线;其特征为包含:(a)在基板上形成第1绝缘层之步骤;(b)在上述第1绝缘层上形成第2绝缘层之步骤;及(c)对上述第2绝缘层施以蚀刻处理,在上述第2绝缘层上转印沟图形之步骤;上述第1绝缘层及第2绝缘层包含蚀刻速度彼此不同之材料;于上述(c)步骤中,上述第1绝缘膜系作为将上述第2绝缘层蚀刻时之蚀刻阻隔层作用;又,上述第1绝缘层及第2绝缘层包含介电常数较矽氮化膜为低之介电常数之材料。67.如申请专利范围第66项之半导体装置之制造方法,其中该第1绝缘层包含有机SOG膜。68.如申请专利范围第66项之半导体装置之制造方法,其中该第2绝缘层包含有机SOG膜。69.一种半导体装置之制造方法,该半导体装置包括:配线沟;配线,形成于上述配线沟内;及层间连接构件,连接前述配线与其下层配线;其特征为包含:(a)在基板上形成第1绝缘层之步骤;(b)在上述第1绝缘层上形成作为蚀刻罩之第1沟图形层之步骤;(c)在上述第1沟图形层上形成反射防止膜之步骤;(d)在上述反射防止膜上形成作为蚀刻罩第2沟图形层之步骤;(e)在上述第2沟图形层之存在下,施以蚀刻处理,对上述第1绝缘层转印一定深度沟图形之步骤;(f)除去上述第2沟图形层及反射防止膜之步骤;及(g)在上述第1沟图形层及沟图形之存在下,对上述第1绝缘层施以蚀刻处理之步骤。70.如申请专利范围第69项之半导体装置之制造方法,其中该反射防止膜系作为平坦化膜发挥作用者。71.如申请专利范围第69或70项之半导体装置之制造方法,其中该反射防止膜中含有有机材料,且系由涂布所形者。72.如申请专利范围第69或70项之半导体装置之制造方法,其中该第2沟图形层系藉将抗蚀膜曝光而形成者。73.一种半导体装置之制造方法,其特征为包含:(a)依序形成第1阻隔绝缘膜、第1层间绝缘膜、第2阻隔绝缘膜、第2层间绝缘膜之步骤;(b)在第2层间绝缘膜之上部形成配线沟图形罩之步骤;(c)在上述步骤(b)后,形成连接孔之孔图形罩之步骤;(d)在上述步骤(c)后,将上述孔图形罩作为罩,对上述第2层间绝缘膜、第2阻隔绝缘膜、第1层间绝缘膜施以蚀刻处理,在第1层间绝缘膜上转印孔图形之步骤;(e)在上述步骤(d)后,除去前述孔图形罩之步骤;及(f)在上述步骤(e)后,将上述配线沟图形罩作为罩,对于上述第2层间绝缘膜实施蚀刻处理,在第2层间绝缘膜上转印配线沟图形之步骤。74.如申请专利范围第73项之半导体装置之制造方法,其中上述步骤(d)中,上述第1阻隔绝缘膜系作为蚀刻阻隔层发挥作用;上述步骤(f)中,上述第2阻隔绝缘膜系作为蚀刻阻隔层发挥作用。图式简单说明:图1系依照本发明一实施形态(实施形态1)之半导体装置制造方法一例依处理顺序表示之断面图。图2系实施形态1之半导体装置制造方法一例依处理顺序表示之断面图。图3系实施形态1之半导体装置制造方法一例依处理顺序表示之断面图。图4系实施形态1之半导体装置制造方法一例依处理顺序表示之断面图。图5系实施形态1之半导体装置制造方法一例依处理顺序表示之断面图。图6系实施形态1之半导体装置制造方法一例依处理顺序表示之断面图。图7系实施形态1之半导体装置制造方法一例依处理顺序表示之断面图。图8系实施形态1之半导体装置制造方法一例依处理顺序表示之断面图。图9系实施形态1之半导体装置制造方法一例依处理顺序表示之断面图。图10系实施形态1之半导体装置制造方法一例依处理顺序表示之断面图。图11系实施形态1之半导体装置制造方法一例依处理顺序表示之断面图。图12系实施形态1之半导体装置制造方法一例依处理顺序表示之断面图。图13(a)系实施形态1之配线图形与孔图形之重叠情形平面图,图13(b)系为比较所示具有犬骨时之平面图,图13(c)系实施形态1之配线图形与孔图形之其他例之平面图。图14系实施形态1之半导体装置制造方法一例依处理顺序表示之断面图。图15系实施形态1之半导体装置制造方法一例依处理顺序表示之断面图。图16系实施形态1之半导体装置制造方法一例依处理顺序表示之断面图。图17系实施形态1之半导体装置制造方法一例依处理顺序表示之断面图。图18系实施形态1之半导体装置制造方法一例依处理顺序表示之断面图。图19系实施形态1之半导体装置制造方法一例依处理顺序表示之断面图。图20系实施形态1之半导体装置制造方法一例依处理顺序表示之断面图。图21系实施形态1之半导体装置制造方法一例依处理顺序表示之断面图。图22系实施形态1之半导体装置制造方法一例依处理顺序表示之断面图。图23(a)系实施形态1之半导体装置配线图形之平面图。图23(b)及图23(c)系(a)之断面图。图24(a)、(b)系为比较所示半导体装置配线图形之平面图及断面图。图25系实施形态1之半导体装置制造方法其他例依处理顺序表示之断面图。图26系实施形态1之半导体装置制造方法其他例依处理顺序表示之断面图。图27系实施形态1之半导体装置制造方法另一其他例依处理顺序表示之断面图。图28系实施形态1之半导体装置制造方法另一其他例依处理顺序表示之断面图。图29系实施形态1之半导体装置制造方法另一其他例依处理顺序表示之断面图。图30(a)-(c)系本发明之其他实施形态(实施形态2)之半导体装置制造方法依其处理顺序表示之局部断面图。图31(d)-(e)系实施形态2之半导体装置制造方法依其处理顺序表示之局部断面图。图32(a)-(c)系本发明之另一其他实施形态(实施形态3)之半导体装置制造方法依其处理顺序表示之局部断面图。图33(d)-(e)系实施形态3之半导体装置制造方法依其处理顺序表示之局部断面图。图34(a)-(d)系本发明之另一其他实施形态(实施形态4)之半导体装置制造方法依其处理顺序表示之局部断面图。图35(e)-(g)系实施形态4之半导体装置制造方法依其处理顺序表示之局部断面图。图36(a)-(d)系本发明之另一其他实施形态(实施形态5)之半导体装置制造方法依其处理顺序表示之局部断面图。图37(a)-(f)系本发明之另一其他实施形态(实施形态6)之半导体装置制造方法依其处理顺序表示之局部断面图。图38(a)-(f)系本发明之另一其他实施形态(实施形态7)之半导体装置制造方法依其处理顺序表示之局部断面图。图39(a)-(f)系本发明之另一其他实施形态(实施形态8)之半导体装置制造方法依其处理顺序表示之局部断面图。图40(a)-(f)系本发明之另一其他实施形态(实施形态9)之半导体装置制造方法依其处理顺序表示之局部断面图。图41(a)-(f)系本发明之另一其他实施形态(实施形态10)之半导体装置制造方法依其处理顺序表示之局部断面图。图42(a)-(f)系本发明之另一其他实施形态(实施形态11)之半导体装置制造方法依其处理顺序表示之局部断面图。图43(a)-(f)系本发明之另一其他实施形态(实施形态12)之半导体装置制造方法依其处理顺序表示之局部断面图。图44(a)及(b)系本发明之另一其他实施形态(实施形态13)之半导体装置制造方法之局部断面图。图45(a)、(b1)-(b3)、(c1)-(c3)系本发明之另一其他实施形态(实施形态14)之半导体装置制造方法依其处理顺序表示之平面图及局部断面图。图46(a)、(b)系实施形态14之半导体装置配线图形之平面图。 |
