| 主权项 |
1.一种单元阵列,包含一非挥发性记忆体单元,具有:一浮动闸极,系制成于一半导体基材上且插入一第一绝缘膜;一分裂闸极,系在相距于浮动闸极一预定距离处插入一第二绝缘膜而制成;一控制闸极,系制成于至少一浮动闸极上且插入一第三绝缘膜;一杂质扩散层,系制成于半导体基材之一表面层中,及在平行于一通道方向之X方向中且相对立于分裂闸极之侧上呈电容性耦合于浮动闸极之一边缘;其中二或多单元系沿着X方向及一垂直于X方向之Y方向中配置于矩阵内,浮动闸极与分裂闸极系在X方向中交替地配置,且一单元之杂质扩散层系在X方向中呈电容性耦合于与该单元相邻之另一单元之一分裂闸极,沿着X方向配置之单元之控制闸极系沿着X方向而共同连接,沿着Y方向配置之单元之杂质扩散层系沿着Y方向而共同连接,及沿着Y方向而共同连接之分裂闸极亦沿着X方向且通过至少一导电层而共同连接。2.如申请专利范围第1项之单元阵列,其中导电层系由一或二层组成。3.如申请专利范围第1项之单元阵列,其中导电层系由一第一导电层或一第二导电层组成,第一导电层系配置使得沿着Y方向而共同连接之分裂闸极可沿着X方向交替地共同连接,且第二导电层系配置使得除了通过第一导电层而共同连接者以外之分裂闸极可沿着X方向共同连接。4.一种操作如申请专利范围第1项之单元阵列之方法,其中资料读取系藉由施加一电压至导电层而执行,使得一含有分裂闸极与二杂质扩散层配置于分裂闸极X方向中之分裂闸极电晶体系保持于ON状态。5.一种操作如申请专利范围第1项之单元阵列之方法,其中在资料读取时施加至控制闸极之一电压系施加至导电层。6.一种操作如申请专利范围第3项之单元阵列之方法,其中资料读取系藉由施加一电压至连接于一选择用于读取之单元之第一导电层,及令连接于一未读取之未选择单元之第二导电层接地而执行。7.一种操作如申请专利范围第3项之单元阵列之方法,其中资料读取系执行于二步骤中,即读取其分裂闸极沿着X方向上通过第一导电层而共同连接之单元,及读取其分裂闸极沿着X方向且通过第二导电层而共同连接之单元。8.一种操作如申请专利范围第1项之单元阵列之方法,其中资料写入系藉由切换一含有分裂闸极与二杂质扩散层配置于分裂闸极X方向中之分裂闸极电晶体成为OFF状态而执行,使得隧穿电子自基材注入通过一通道区至浮动闸极。9.一种操作一单元阵列之方法,其中利用申请专利范围第8项之方法执行资料写入后,资料系使用流动于浮动闸极与半导体基材之间,或浮动闸极与一选择所需单元之杂质扩散层之间之FN隧穿电流而抹除。10.一种操作如申请专利范围第1项之单元阵列之方法,其中资料写入系藉由切换一含有分裂闸极与二杂质扩散层配置于分裂闸极X方向中之分裂闸极电晶体成为OFF状态而执行,使得电子自浮动闸极抽出至杂质扩散层。11.一种操作一单元阵列之方法,其中利用申请专利范围第10项之方法执行资料写入后,资料系使用流动于浮动闸极与半导体基材之间,或浮动闸极与一选择所需单元之杂质扩散层之间之FN隧穿电流而抹除。12.一种操作如申请专利范围第1项之单元阵列之方法,其中资料写入系藉由施加一接近于一分裂闸极电晶体阈値之电压至分裂闸极电晶体之整个分裂闸极而执行,分裂闸极电晶体包含分裂闸极与二杂质扩散层配置于分裂闸极之X方向中,使得电子自分裂闸极侧之杂质扩散层注入至浮动闸极。13.一种操作一单元阵列之方法,其中利用申请专利范围第12项之方法执行资料写入后,资料系使用流动于浮动闸极与半导体基材之间,或浮动闸极与一选择所需单元之杂质扩散层之间之FN隧穿电流而抹除。14.一种操作如申请专利范围第3项之单元阵列之方法,其中资料写入系藉由施加一接近于一分裂闸极电晶体阈値之电压至一选择用于读取之单元之一第一导电层而执行,以利切换分裂闸极电晶体成为ON状态,及随后一连接于一未读取之未选择单元之第二导电层系接地,使得电子自接近于选择单元之分裂闸极侧之杂质扩散层注入至浮动闸极。15.一种操作一单元阵列之方法,其中利用申请专利范围第14项之方法执行资料写入后,资料系使用流动于浮动闸极与半导体基材之间,或浮动闸极与一选择所需单元之杂质扩散层之间之FN隧穿电流而抹除。16.一种操作如申请专利范围第3项之单元阵列之方法,其中资料写入系执行于二步骤中,即写入其分裂闸极沿着X方向具通过第一导电层而共同连接之单元,及写入其分裂闸极沿着X方向且通过第二导电层而共同连接之单元。17.一种操作一单元阵列之方法,其中利用申请专利范围第16项之方法执行资料写入后,资料系使用流动于浮动闸极与半导体基材之间,或浮动闸极与一选择所需单元之杂质扩散层之间之FN隧穿电流而抹除。18.一种操作如申请专利范围第3项之单元阵列之方法,其中资料写入系藉由施加一电压至分裂闸极电晶体之整个分裂闸极而执行,分裂闸极电晶体各包含分裂闸极与二杂质扩散层配置于分裂闸极之X方向中,使得电子自杂质扩散层注入至浮动闸极。19.一种操作一单元阵列之方法,其中利用申请专利范围第18项之方法执行资料写入后,资料系使用流动于浮动闸极与半导体基材之间,或浮动闸极与一选择所需单元之杂质扩散层之间之FN隧穿电流而抹除。20.一种操作如申请专利范围第3项之单元阵列之方法,其中资料写入系藉由施加一电压至一选择用于读取之单元之一第一导电层而执行,以利切换一分裂闸极电晶体成为ON状态,分裂闸极电晶体包含分裂闸极与二杂质扩散层配置于分裂闸极之X方向中,及随后一连接于一未读取之未选择单元之第二导电层系接地,使得电子自杂质扩散层注入至浮动闸极。21.一种操作如申请专利范围第3项之单元阵列之方法,其中资料写入系执行于二步骤中,即写入其分裂闸极沿着X方向且通过第一导电层而共同连接之单元,及写入其分裂闸极沿着X方向且通过第二导电层而共同连接之单元。22.一种制造一非挥发性半导体记忆体之方法,包含:(a)制成浮动闸极,以提供复数非挥发性记忆体单元于一半导体基材上,且在一平行于一通道方向之X方向中及一垂直于X方向之Y方向中插入一第一绝缘膜于矩阵内,在X与Y方向之间设有一预定距离;(b)制成一分裂闸极于半导体基材上,且在X方向中之各浮动闸极至少一侧处插入一第二绝缘膜,使得分裂闸极共同连接于在Y方向中配置之单元;(c)制成一杂质扩散层于一单元之一浮动闸极与该单元相邻之另一单元之一分裂闸极间之半导体基材之一表面层中,使得杂质扩散层系电容性耦合于该一单元之浮动闸极及该另一单元之分裂闸极,且共同连接于在Y方向中配置之单元;及(d)制成一控制闸极于各浮动闸极上,且插入一第三绝缘膜,使得控制闸极共同连接放在X方向中配置之单元,及同时制成至少一导电层,使得沿着Y方向而共同连接之分裂闸极亦可在X方向中共同连接。图式简单说明:图1系依据本发明实施例1之一单元阵列之等效电路图;图2系依据本发明实施例2之一单元阵列之等效电路图;图3系组成本发明单元阵列之一单元之截面简示图;图4系图3所示单元之等效电路图;图5系本发明单元阵列包括一周边电路之单元阵列之等效电路图;图6(a)、6(b)分别为本发明实施例1之单元阵列之平面简示图及等效电路图;图7系一截面简示图,说明本发明实施例1之单元阵列之制造步骤;图8系一截面简示图,说明本发明实施例1之单元阵列之制造步骤;图9系一截面简示图,说明本发明实施例1之单元阵列之制造步骤;图10系一截面简示图,说明本发明实施例1之记忆体单元之制造方法步骤;图11系一截面简示图,说明本发明实施例1之记忆体单元之制造方法步骤;图12系一截面简示图,说明本发明实施例1之记忆体单元之制造方法步骤;图13系一截面简示图,说明本发明实施例1之记忆体单元之制造方法步骤;图14系一截面简示图,说明本发明实施例1之记忆体单元之制造方法步骤;图15系一截面简示图,说明本发明实施例1之记忆体单元之制造方法步骤;图16系一截面简示图,说明本发明实施例1之记忆体单元之制造方法步骤;图17系一截面简示图,说明本发明实施例1之记忆体单元之制造方法步骤;图18系一截面简示图,说明本发明实施例1之记忆体单元之制造方法步骤;图19系一截面简示图,说明本发明实施例1之记忆体单元之制造方法步骤;图20系一截面简示图,说明本发明实施例1之记忆体单元之制造方法步骤;图21系一截面简示图,说明本发明实施例1之记忆体单元之制造方法步骤;图22系一截面简示图,说明本发明实施例1之记忆体单元之制造方法步骤;图23系一截面简示图,说明本发明实施例1之记忆体单元之制造方法步骤;图24系一截面简示图,说明本发明实施例1之记忆体单元之制造方法步骤;图25系一截面简示图,说明本发明实施例1之记忆体单元之制造方法步骤;图26系一截面简示图,说明本发明实施例1之记忆体单元之制造方法步骤;图27系一截面简示图,说明本发明实施例1之记忆体单元之制造方法步骤;图28系一截面简示图,说明本发明实施例1之记忆体单元之制造方法步骤;图29系一截面简示图,说明本发明实施例1之记忆体单元之制造方法步骤;图30系一截面简示图,说明本发明实施例1之记忆体单元之制造方法步骤;图31系一截面简示图,说明本发明实施例1之记忆体单元之制造方法步骤;图32系一截面简示图,说明本发明实施例1之记忆体单元之制造方法步骤;图33(a)、33(b)分别为本发明实施例2之单元阵列之平面简示图及等效电路图;图34系先前技艺之一单元阵列之等效电路图;及图35系先前技艺单元阵列包括一周边电路之单元阵列之等效电路图。 |
