发明名称 GATE PROCESS FOR DRAM ARRAY AND LOGIC DEVICES ON SAME CHIP
摘要 <p>Selon cette invention, on utilise dans les zones réseaux et supports deux couvercles différents pour les conducteurs de grille de façon à réaliser le contact de la ligne de bit dans la zone réseau, mais, pour une meilleure gestion de largeur de trait, on utilise dans la zone support un masque dur plus fin. Le couvercle diélectrique plus fin se transforme en intercalaires diélectriques dans les zones réseaux pendant l'attaque chimique du masque support. Ces intercalaires diélectriques permettent de faire, pour le conducteur de grille du réseau, une ligne de résist plus petite que la largeur de ligne du conducteur de grille final. Ceci permet d'élargir le créneau de traitement du conducteur de grille du réseau. La seconde couche du couvercle diélectrique permet d'améliorer la gestion de la largeur de ligne pour les dispositifs supports et les dispositifs réseaux. On réalise la lithogravure du conducteur de grille et les attaques chimiques du diélectrique du conducteur de grille en deux opérations distinctes, ce qui permet d'optimiser la gestion de la largeur de ligne du conducteur de grille dans les zones réseaux et supports. Pour réduire le prix de revient, l'attaque chimique des zones réseaux et supports se fait simultanément. Selon une autre réalisation, on peut fabriquer des transistors de dispositifs supports à double fonctionnalité (avec ou sans siliciure) grâce à un réseau pourvu de contacts sans limites.</p>
申请公布号 WO2002045134(A2) 申请公布日期 2002.06.06
申请号 US2001051214 申请日期 2001.11.13
申请人 发明人
分类号 主分类号
代理机构 代理人
主权项
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