| 主权项 |
1.一种双资料率记忆体装置,包含:一储存单元;一第一管线,耦合至储存单元,其中第一管线系通过来自储存单元之资料,并于一外部时脉之上升边缘时通过第一管线;及一第二管线,耦合至储存单元,其中第二管线系通过来自储存单元之资料,并于外部时脉之下降边缘时通过第二管线。2.如申请专利范围第1项之记忆体装置,其中该储存单元包含第一阵列之记忆体单元。3.如申请专利范围第2项之记忆体装置,其中该储存单元尚包含第二阵列,第一阵列系耦合至第一管线,第二阵列系耦合至第二管线。4.如申请专利范围第1项之记忆体装置,尚包含一控制单元,其系连接至第一及第二管线。5.如申请专利范围第4项之记忆体装置,其中该控制单元系发出信号至第一及第二管线以通过资料。6.如申请专利范围第1项之记忆体装置,其中该第一管线尚包含连接至储存单元之第一资料多工器,且第二管线尚包含连接至储存单元之第二资料多工器,第一资料多工器导引资料自储存单元至第一管线,且第二资料多工器导引资料自储存单元至第二管线。7.如申请专利范围第4项之记忆体装置,其中该控制单元系基于等待时间及时脉周期时间而发出信号至第一及第二管线以通过资料。8.如申请专利范围第4项之记忆体装置,其中该控制单元产生一内部时脉。9.如申请专利范围第1项之记忆体装置,其中该第一及第二管线各包含串联连接之至少一个锁存器。10.一种记忆体装置,包含:一储存单元;及复数个管线,耦合至储存单元,以等于管线数目之速率而转移来自储存单元之资料。11.如申请专利范围第10项之记忆体装置,其中该资料包括复数个单元之资料,其对应于复数个管线,且各单元之资料系同时自储存单元转移至复数个管线之一者。12.一种记忆体装置,包含:一储存单元;及复数个管线,耦合至储存单元,以转移来自储存单元之资料,其中各管线系于不同事件时转移资料。13.一种记忆体装置,包含:一储存单元;一第一管线,耦合至储存单元,具有复数级,其中之第一管线系通过来自储存单元之第一资料;一第二管线,耦合至储存单元,具有复数级,其中之第二管线系通过来自储存单元之第二资料;及一控制单元,耦合至第一管线及第二管线。14.如申请专利范围第13项之记忆体装置,其中该控制单元控制在第一及第二管线之诸级中的资料通过。15.一种记忆体装置,包含:一储存单元;一第一管线,耦合至储存单元;一第二管线,耦合至储存单元;及一输出缓冲器,耦合至第一及第二管线;其中该第一管线系于一时脉周期之第一事件时通过资料至输出缓冲器;其中该第二管线系于时脉周期之第二事件时通过资料至输出缓冲器;及其中该第一及第二事件系在各时脉周期中各自发生一次。16.如申请专利范围第15项之记忆体装置,其中该第一事件系基于时脉周期之上升边缘而在先并产生,而其中该第二事件系基于时脉周期之下降边缘而在先并产生。17.一种记忆体装置,包含:一储存单元;复数个管线,耦合至储存单元;及一输出缓冲器,耦合至复数个管线;其中复数个管线之各管线系在时脉周期之不同事件上通过资料至输出缓冲器;且其中时脉周期之各个不同事件系在各时脉周期中发生一次。18.如申请专利范围第17项之记忆体装置,其中各个不同事件系基于时脉周期之不同相位所产生,且其中各个不同事件系在其相关不同相位之先。19.一种积体电路,包含:第一阵列之记忆体单元,具有第一资料;第二阵列之记忆体单元,具有第二资料;一第一管线,具有第一资料多工器,系连接至第一阵列,用以在时脉之上升边缘输出资料;一第二管线,与第一管线平行,具有第二资料多工器,系连接至第二阵列,用以在时脉之下降边输出资料;及一资料多工器控制器,连接至第一及第二资料多工器,以将第一资料导引至第一管线,及将第二资料导引至第二管线。20.如申请专利范围第19项之积体电路,尚包含一控制单元,系连接至第一管线及第二管线,其中该控制单元系藉着利用管线之传播时间而将输出资料与时脉同步化。21.如申请专利范围第19项之积体电路,其中该第一及第二阵列实际上系位于记忆体阵列中。22.如申请专利范围第19项之积体电路,其中该第一阵列实际上系位于与第二阵列分离。23.如申请专利范围第19项之积体电路,其中该等管线尚包含串联连接之至少一锁存器。24.一种积体电路,包含:第一阵列之记忆体单元,具有资料之第一部份;第二阵列之记忆体单元,具有资料之第二部份;一第一管线,具有第一资料多工器,系连接至第一阵列及第二阵列,用以在时脉之上升边缘输出资料;一第二管线,与第一管线平行,具有一第二资料多工器,系连接至第二阵列及第一阵列,用以在时脉之下降边缘输出资料;及一资料多工器控制器,连接至第一及第二资料多工器,以导引资料至第一管线及第二管线。25.如申请专利范围第24项之积体电路,其中该多工控制器决定自第一及第二阵列之资料置于何管线上。26.如申请专利范围第24项之积体电路,尚包含一输出缓冲器,系连接至第一及第二管线。27.如申请专利范围第24项之积体电路,其中该等管线尚包含串联连接之至少一锁存器。28.如申请专利范围第24项之积体电路,其中该第一管线尚包含第一延迟锁存回路锁存器,且第二管线尚包含一第二延迟锁存回路锁存器。29.如申请专利范围第27项之积体电路,其中该至少一锁存器系由控制单元所操作。30.如申请专利范围第28项之积体电路,其中该上升边缘锁存器系在内部时脉之上升边缘操作,且下降边缘锁存器系在内部时脉之下降边缘操作,内部时脉系在时脉之前操作。31.一种积体电路,包含:一储存单元;一第一管线,具有一第一资料多工器,系连接至储存单元,用以在时脉之上升边缘输出资料;一第二管线,具有一第二资料多工器,系连接至储存单元,用以在时脉之下降边缘输出资料;及一资料多工控制器,系连接至第一及第二资料多工器,以导引资料自储存单元至第一管线及第二管线。32.一种积体电路,包含:一储存单元;一第一管线,具有连接到储存单元之一第一资料多工器、串联连接到第一资料多工器之至少一第一锁存器、及连接到至少一第一锁存器之第一延迟锁存回路锁存器;一第二管线,具有连接到储存单元之一第二资料多工器、串联连接到第二资料多工器之至少一第二锁存器、及连接到至少一第二锁存器之一第二延迟锁存回路锁存器;一资料多工控制器,系连接至第一及第二资料多工器,以同时导引第一资料至第一管线及第二资料至第二管线;及一控制单元,具有一内部时脉,系连接至第一及第二管线,将资料输出与外部时脉之上升及下降边缘同步化。33.如申请专利范围第32项之积体电路,尚包含一输出缓冲器,系连接至第一延迟锁存回路锁存器及第二延迟锁存回路锁存器,其中该控制单元系以信号通知第一延迟锁存回路锁存器,通过第一资料至输出缓冲器,且以信号通知第二延迟锁存回路锁存器,通过第二资料至输出缓冲器。34.一种积体电路,包含:第一阵列之记忆体单元;第二阵列之记忆体单元;一输出缓冲器;一位址命令控制,系连接至第一及第二阵列以供选择资料;一第一管线,具有连接至第一阵列之第一多工器、串联连接到第一资料多工器之至少一第一锁存器、及连接到至少一第一锁存器及输出缓冲器之一第一延迟锁存回路锁存器;一第二管线,具有连接至第二阵列之第二多工器、串联连接到第二资料多工器之至少一第二锁存器、及连接到至少一第二锁存器及输出缓冲器之一第二延迟锁存回路锁存器;一多工器控制,系连接至第一多工器及第二多工器,以导引资料自该等阵列至资料多工器;及一控制电路,系连接至第一及第二管线,包含:一内部时脉产生器,以产生一内部时脉,其作业在一外部时脉之前;一锁存器驱动器,以发出信号到至少一第一锁存器及至少一第二锁存器以通过资料;及一延迟锁存回路锁存器驱动器,利用内部时脉而发出信号至第一延迟锁存回路锁存器及第二延迟锁存回路锁存器以通过资料。35.一种电脑系统,包含:一处理器;及至少一记忆体装置,包含:一储存单元;一第一管线,连接至储存单元,其中自储存单元之第一资料系在时脉之上升边缘而自第一管线通过;及一第二管线,连接至储存单元,其中自储存单元之第二资料系在时脉之下降边缘而自第二管线通过。36.如申请专利范围第35项之电脑系统,其中该至少一记忆体装置尚包含一控制单元,系连接至该等管线,以控制经由第一管线之第一资料通过及经第二管线之第二资料通过。37.如申请专利范围第36项之电脑系统,其中该控制单元系赋予等待时间及周期时间之因素,以控制第一资料经由第一管线及第二资料经由第二管线之通过。38.如申请专利范围第35项之电脑系统,其中各记忆体装置尚包含连接至储存单元之一多工器控制单元、第一管线、及第二管线,以导引第一资料至第一管线及导引第二资料至第二管线。39.如申请专利范围第35项之电脑系统,其中各记忆体装置尚包含连接至储存单元之一位址命令控制单元,且位址命令控制单元系响应读出命令而选择待通过之第一及第二资料。40.一种用以自记忆体装置读出资料之方法,该记忆体装置具有储存单元、第一管线及第二管线,该方法包含:选择储存单元中之资料,其中该资料包括第一资料及第二资料;导引第一资料至第一管线;导引第二资料至第二管线;自第一管线通过第一资料至输出缓冲器,以在一时脉之上升边缘输出;及自第二管线通过第二资料至输出缓冲器,以在时脉下降边缘输出。41.如申请专利范围第40项之方法,其中该储存单元包括第一阵列之记忆体单元及第二阵列之记忆体单元,且第一资料系位于第一阵列而第二资料系位于第二阵列。42.如申请专利范围第40项之方法,其中该时脉为内部产生之时脉,俾第一及第二资料系可在一外部时脉之上升及下降边缘而自输出缓冲器读出。43.一种方法,包含:自储存单元经由第一多工器而通过一件资料至第一锁存器,及自储存单元经由第二多工器而通过第二件资料至第二锁存器;于第一信号,经由第一锁存器而通过第一件资料至第三锁存器,并经由第二锁存器而通过第二件资料至第四锁存器;于第二信号,经由第三锁存器而通过第一件资料至第五锁存器,并经由第四锁存器而通过第二件资料至第六锁存器;于第三信号,经由第六锁存器而通过第二件资料;及于第四信号,经由第五锁存器而通过第一件资料。44.如申请专利范围第43项之方法,尚包含:产生一内部时脉,其作业在一外部时脉之前;于内部时脉之下降边缘,产生第三信号;及于内部时脉之上升边缘,产生第四信号。45.如申请专利范围第44项之方法,尚包含:自外部时脉之上升边缘而产生预定偏移之第一信号。46.一种方法,包含:选择第一件资料及第二件资料;将第一件资料通过至第一管线;将第二件资料通过至第二管线;于第一事件,自第一管线将第一件资料输出;及于第二事件,自第二管线将第二件资料输出。47.如申请专利范围第46项之方法,其中该第一事件为外部时脉之上升边缘,而第二事件为外部时脉之下降边缘。48.如申请专利范围第46项之方法,其中该第一事件为外部时脉之下降边缘,而第二事件为外部时脉之上升边缘。49.如申请专利范围第46项之方法,其中该第一事件为一时脉之第一相位,而第二事件为时脉之第二相位。50.一种用以自记忆体装置读出资料之方法,该记忆体装置具有一储存单元、一第一管线及一第二管线,该方法包含:决定自储存单元之资料系置于何一管线上;将资料之第一半者通过至第一管线;将资料之第二半者通过至第二管线;于一外部时脉之上升边缘,自第一管线输出资料之第一半者;及于外部时脉之下降边缘,自第二管线输出资料之第二半者。51.一种用以读出资料之方法,包含:发出一读出命令;选择在储存单元中之资料;交替通过各件资料至第一或第二管线;及于一时脉之上升及下降边缘,输出资料。52.一种用以操作电脑系统之方法,包含:请求来自具有一储存单元及二平行管线之记忆体装置的资料;自储存单元通过资料至该等管线上;及自该等管线以双资料率输出资料至一处理器。53.一种用以控制记忆体装置之方法,该记忆体装置具有二管线、该等管线具有串联连接之至少一锁存器,该方法包含:决定等待时间及周期时间;产生一内部时脉,藉由运用等待时间及周期时间而使内部时脉在外部时脉之先;发出信号至管线之锁存器,以经由管线通过资料;及自管线输出资料,其与外部时脉同步。54.一种用以控制记忆体装置之方法,该记忆体装置具有复数个管线,各管线具有至少一选通锁存器及一延迟锁存回路锁存器,该方法包含:决定记忆体装置之等待时间及周期时间;产生一内部时脉,藉由运用等待时间及周期时间而使内部时脉在外部时脉之先;于自外部时脉之一偏移,发出信号到该至少一选通锁存器;于自内部时脉之一偏移,发出信号到该延迟锁存回路锁存器;及自复数个管线而输出资料。图式简单说明:图1A及1B系一双资料率记忆体装置之一实施例之方块图;图2A及2B系一双资料率记忆体装置之一实施例之方块图;图3系具有一控制电路之记忆体装置之一实施例之方块图;图4A及4B系一控制电路之一实施例之方块图;图5系用以读出资料之一方法之一实施例之流程图;图6系用以读出资料之一方法之一实施例之流程图;图7A系一记忆体装置之一实施例之方块图;图7B系管线之可能实施之方块图;图8系对于等待时间3及时脉周期30ns之一记忆体装置之时序图;及图9系对于等待时间2及时脉周期10ns之一记忆体装置之时序图。 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