| 主权项 |
1.一种可程式化且不随电源电压变化之参考电压产生电路,包括:一频带间隙产生电路,用以提供一操作电压;一第一放大器,其负输入端接收该操作电压;一第二放大器,其正输入端接收该操作电压,其负输入端耦接至一第一节点,其输出端耦接至一第二节点;一第一PMOS电晶体,其源极与基底耦接一电压源,其闸极耦接该第一放大器之输出端,其汲极耦接该第一放大器之正输入端;一第二PMOS电晶体,其源极与基底耦接该电压源,其闸极耦接该第一放大器之输出端;一第三PMOS电晶体,其源极与基底耦接该电压源,其闸极与汲极相互耦接;一第四PMOS电晶体,其源极与基底耦接该电压源,其闸极耦接该第三PMOS电晶体之闸极;一第五PMOS电晶体,其源极与基底耦接该电压源,其闸极与汲极相互耦接;一第六PMOS电晶体,其源极与基底耦接该电压源,其闸极耦接该第五PMOS电晶体之汲极,其汲极耦接一第四节点;一第一NMOS电晶体,其源极与基底耦接该接地电压,其闸极与汲极相互耦接并耦接至该第二PMOS电晶体之汲极;一第二NMOS电晶体,其源极与基底耦接该接地电压,其闸极耦接该第一NMOS电晶体之闸极,其汲极耦接该第三PMOS电晶体之汲极;一第三NMOS电晶体,其源极与基底耦接该接地电压,其闸极与汲极相互耦接并耦接至该第四PMOS电晶体之汲极;一第四NMOS电晶体,其源极与基底耦接该接地电压,其闸极耦接至该第三NMOS电晶体之闸极,其汲极耦接该第五PMOS电晶体之汲极;一第五NMOS电晶体,其源极与基底耦接该接地电压,其闸极耦接该第四NMOS电晶体之闸极,其汲极耦接至一第三节点;一第一可调式电流源,其输入端耦接该电压源,其输出端耦接该第四PMOS电晶体之汲极;一第二可调式电流源,其输入端耦接该电压源,其输出端耦接该第四节点;一第一电阻,跨接于该放大器之正输入端与该接地电压间;一第二电阻,跨接于该第一节点与该第二节点间;一第三电阻,跨接于该第一节点与该第三节点间;以及一第四电阻,跨接于该第四节点与该接地电压间;其中,该第一节点用以输出一第一参考电压,该第二节点用以输出一第二参考电压,该第三节点用以输出一第三参考电压,以及该第四节点用以输出一第四参考电压。2.如申请专利范围第1项所述之可程式化且不随电源电压变化之参考电压产生电路,其中该第一PMOS电晶体与该第二PMOS电晶体的尺寸比値为4:1。3.如申请专利范围第1项所述之可程式化且不随电源电压变化之参考电压产生电路,其中该第三PMOS电晶体与该第四PMOS电晶体的尺寸比値为1:4。4.如申请专利范围第1项所述之可程式化且不随电源电压变化之参考电压产生电路,其中该第五PMOS电晶体与该第六PMOS电晶体的尺寸比値为4:1/2。5.如申请专利范围第1项所述之可程式化且不随电源电压变化之参考电压产生电路,其中该第一NMOS电晶体与该第二NMOS电晶体的尺寸比値为1:1。6.如申请专利范围第1项所述之可程式化且不随电源电压变化之参考电压产生电路,其中该第三NMOS电晶体、该第四NMOS电晶体与该第五NMOS电晶体的尺寸比値为4:4:1。7.如申请专利范围第1项所述之可程式化且不随电源电压变化之参考电压产生电路,其中该第一参考电压、该第二参考电压与该第三参考电压的相互关系为:该第一参考电压=(该第二参考电压+该第三参考电压)/2。8.如申请专利范围第1项所述之可程式化且不随电源电压变化之参考电压产生电路,其中该第一电阻之阻値包括25K。9.如申请专利范围第1项所述之可程式化且不随电源电压变化之参考电压产生电路,其中该第二电阻与该第三电阻之阻値分别包括20K。10.如申请专利范围第1项所述之可程式化且不随电源电压变化之参考电压产生电路,其中该第四电阻之阻値包括20K。图式简单说明:第1图绘示的是依照本发明一较佳实施例的一种可程式化且不随电源电压变化之参考电压产生电路的电路架构图;以及第2图绘示的是本发明之Vrt-Vrb与Vos的相对关系曲线图。 |
