| 主权项 |
1.一种铁电质记忆体配置之制造方法,其特征为以下各步骤:a)制备一种具有多个记忆胞之基板,各记忆胞分别具有至少一个选择电晶体,至少一个短路电晶体以及至少一个铁电质电容器,且各电晶体在电性上是与该铁电质电容器之各电极中之第一电极相连接;b)施加至少一层电性隔离层;c)产生至少一个接触孔以便连接铁电质电容器之第二电极;d)产生一些接触孔以便连接各短路电晶体;e)各接触孔中以导电性材料填入;f)施加一种导电层且进行结构化,使铁电质电容器之各第二电极可分别与各短路电晶体导电性地相连接。2.如申请专利范围第1项之方法,其中在步骤e)之前产生一些接触孔以便连接各选择电晶体。3.如申请专利范围第2项之方法,其中产生各接触孔以便连接各选择电晶体且同时以各接触孔来连接各短路电晶体。4.如申请专利范围第1,2或3项之方法,其中须对步骤f)中所构成之导电层进行结构化,以便产生其它位元线。5.一种铁电质记忆体配置之制造方法,其特征为以下各步骤:a)制备一种具有多个记忆胞之基板,各记忆胞分别具有至少一个选择电晶体,至少一个短路电晶体以及至少一个铁电质电容器,且各电晶体在电性上是与该铁电质电容器之各电极中之第一电极相连接;b)施加至少一层第一电性隔离层;c)产生一些接触孔以便连接各短路电晶体,其中各接触孔和各凹口互相重叠;d)产生一些接触孔以便连接各短路电晶体,其中各接触孔和各凹口互相重叠;e)各接触孔和各凹口中以导电性材料填入,使铁电质电容器之第二电极可导电性地与短路电晶体相连接。6.如申请专利范围第5项之方法,其中在步骤e)之前产生各接触孔以便连接各选择电晶体。7.如申请专利范围第6项之方法,其中产生各接触孔以便连接各选择电晶体且同时以接触孔来连接各短路电晶体。8.如申请专利范围第5,6或7项之方法,其中产生至少一个接触孔以便连接铁电质电容器之第二电极。9.如申请专利范围第8项之方法,其中产生至少一个接触孔以便连接铁电质电容器之第二电极且同时产生各凹口。10.如申请专利范围第5至7项中任一项之方法,其中施加第二电性隔离层。11.如申请专利范围第10项之方法,其中在第二电性隔离层中产生一些接触孔以便连接各选择电晶体。12.如申请专利范围第11项之方法,其中沈积一种导电层且使之结构化,以便填入第二电性隔离层中之各接触孔中而产生各条位元线。13.如申请专利范围第1,2,3,5,6或7项之方法,其中在基板中产生各接触孔以便连接各短路电晶体直至各短路电晶体之扩散区为止。14.如申请专利范围第1,2,3,5,6或7项之方法,其中产生各接触孔以便连接各短路电晶体直至导电性插头为止,这些插头在基板中导电性地与短路电晶体之扩散区相连接。15.如申请专利范围第1,2,3,5,6或7项之方法,其中使用钨以便填人各接触孔及/或各凹口中。16.如申请专利范围第8项之方法,其中使用钨以便填入各接触孔及/或各凹口中。17.如申请专利范围第9项之方法,其中使用钨以便填入各接触孔及/或各凹口中。18.如申请专利范围第11项之方法,其中使用钨以便填入各接触孔及/或各凹口中。19.如申请专利范围第13项之方法,其中使用钨以便填入各接触孔及/或各凹口中。20.如申请专利范围第14项之方法,其中使用钨以便填入各接触孔及/或各凹口中。21.如申请专利范围第1,2,3,5,6或7项之方法,其中使用空乏(depletion)型之场效电晶体作为短路电晶体。22.如申请专利范围第8项之方法,其中使用空乏(depletion)型之场效电晶体作为短路电晶体。23.如申请专利范围第9项之方法,其中使用空乏(depletion)型之场效电晶体作为短路电晶体。24.如申请专利范围第11项之方法,其中使用空乏(depletion)型之场效电晶体作为短路电晶体。25.如申请专利范围第13项之方法,其中使用空乏(depletion)型之场效电晶体作为短路电晶体。26.如申请专利范围第14项之方法,其中使用空乏(depletion)型之场效电晶体作为短路电晶体。27.如申请专利范围第15项之方法,其中使用空乏(depletion)型之场效电晶体作为短路电晶体。图式简单说明:第1至4图 依据本发明第一实施例来制造铁电质记忆胞所用之方法。第5图 第1至4图之方法之另一种实施形式。第6至9图 依据本发明第二实施例来制造铁电质记忆胞所用之方法。第10图 铁电质记忆体中之磁滞曲线。 |
