| 主权项 |
1.一种半导体装置,其特征在于: 具备:半导体基板; 埋入绝缘膜,其系形成于前述半导体基板上者; 复数之单晶半导体,其系形成于前述埋入绝缘膜上 ,各形成半导体元件; 元件分离区域,其系形成于前述复数之单晶半导体 层相互之间者;及 元件分离绝缘膜,其系形成于前述元件分离区域者 ; 前述元件分离绝缘膜彼此自前述半导体基板起的 表面高度系实质上成同一平面。2.如申请专利范 围第1项之半导体装置,其中前述复数之单晶半导 体层之内,至少一单晶半导体层之膜厚与其他单晶 半导体层相异。3.如申请专利范围第1项之半导体 装置,其中前述复数之单晶半导体层具有:第1单晶 半导体层,其系形成MOS电晶体者;及第2单晶半导体 层,其系形成二极电晶体者;前述第1及第2单晶半导 体层实质上具相同膜厚,且前述MOS电晶体之闸极以 下的半导体层厚与前述第2单晶半导体层之膜厚系 实质上相同者。4.如申请专利范围第2项之半导体 装置,其中前述复数之单晶半导体层具有:第1单晶 半导体层,其系形成MOS电晶体者;及第2单晶半导体 层,其系形成二极电晶体者;前述第1及第2单晶半导 体层实质上具相同膜厚,且前述MOS电晶体之闸极以 下的半导体层厚与前述第2单晶半导体层之膜厚系 实质上相同者。5.如申请专利范围第1项之半导体 装置,其中前述复数之单晶半导体层形成完全空乏 (FD:Full Deplete)元件及部分空乏(PD:Partially Deplete)元 件者。6.如申请专利范围第2项之半导体装置,其中 前述复数之单晶半导体层形成完全空乏(FD:Full Deplete)元件及部分空乏(PD:Partially Deplete)元件者。7 .如申请专利范围第3项之半导体装置,其中于前述 复数之单晶半导体层形成完全空乏元件及部分空 乏元件者。8.如申请专利范围第4项之半导体装置, 其中前述复数之单晶半导体层形成完全空乏元件 及部分空乏元件者。9.一种半导体装置,其特征在 于: 具备:半导体基板,其具有第1区域及第2区域; 埋入绝缘膜,其系形成于前述半导体基板之前述第 1区域者; 至少一第1单晶半导体层,其系形成于前述埋入绝 缘膜上,形成半导体元件者; 至少一第2单晶半导体层,其系于前述第2区域,连接 形成于前述半导体基板上者;及 元件分离区域,其系将前述各单晶半导体层间予以 分离者; 前述元件分离区域之元件分离绝缘膜,自前述半导 体基板起之表面高度,在全部的区域系实质上相同 。10.如申请专利范围第9项之半导体装置,其中于 前述第1区域形成之第1单晶半导体层,系由具有复 数之膜厚的复数之单晶半导体层所成者。11.如申 请专利范围第9项之半导体装置,其中于前述第1区 域形成CMOS元件,于前述第2区域形成二极体元件者 。12.如申请专利范围第10项之半导体装置,其中于 前述第1区域形成CMOS元件,于前述第2区域形成二极 体元件者。13.如申请专利范围第9项之半导体装置 ,其中于前述第1区域之第1单晶半导体层形成MOS电 晶体;于前述第2区域之第2单晶半导体层形成二极 电晶体;前述第1及第2单晶半导体层表面,自前述半 导体基板表面起的表面高度系实质上相同;且前述 MOS电晶体之闸极以下的半导体层厚,系与前述特定 第2单晶半导体层的膜厚实质上相同者。14.如申请 专利范围第10项之半导体装置,其中于前述第1区域 之第1单晶半导体层形成MOS电晶体;于前述第2区域 之第2单晶半导体层形成二极电晶体;前述第1及第2 单晶半导体层表面,自前述半导体基板表面起的表 面高度系实质上相同;且前述MOS电晶体之闸极以下 的半导体层厚,系与前述特定第2单晶半导体层的 膜厚实质上相同者。15.如申请专利范围第11项之 半导体装置,其中于前述第1区域之第1单晶半导体 层形成MOS电晶体;于前述第2区域之第2单晶半导体 层形成二极电晶体;前述第1及第2单晶半导体层表 面,自前述半导体基板表面起的表面高度系实质上 相同;且前述MOS电晶体之闸极以下的半导体层厚, 系与前述特定第2单晶半导体层的膜厚实质上相同 者。16.如申请专利范围第12项之半导体装置,其中 于前述第1区域之第1单晶半导体层形成MOS电晶体; 于前述第2区域之第2单晶半导体层形成二极电晶 体;前述第1及第2单晶半导体层表面,自前述半导体 基板表面起的表面高度系实质上相同;且前述MOS电 晶体之闸极以下的半导体层厚,系与前述特定第2 单晶半导体层的膜厚实质上相同者。17.一种半导 体装置之制造方法,其特征在于具备以下步骤: 形成半导体基板之步骤,其系将埋入绝缘膜、单晶 半导体层、及第1绝缘膜予以依序层积配置者; 将前述第1绝缘膜及前述单晶半导体层予以蚀刻, 将前述单晶半导体层与前述第1绝缘膜之层积体, 复数形成于前述埋入绝缘膜上之步骤; 以被覆前述复数之层积体之方式,于前述半导体基 板上,形成第2绝缘膜之步骤; 以使前述第2绝缘膜自前述半导体基板起的表面高 度成为与前述第1绝缘膜实质上相同之方式,使其 平坦化形成元件分离区域之步骤; 将构成至少一前述层积体之第1绝缘膜予以蚀刻除 去,以使其下之前述单晶半导体层表面露出之步骤 ;及 于前述露出的单晶半导体层上,将单晶半导体仅堆 积至特定的厚度之步骤。18.一种半导体装置之制 造方法,其特征在于具备以下步骤: 形成半导体基板之步骤,其系将埋入绝缘膜、单晶 半导体元件、及第1绝缘膜予以依序层积配置者; 将前述第1绝缘膜及前述单晶半导体层予以蚀刻, 将前述单晶半导体层与前述第1绝缘膜之层积体, 复数形成于前述埋入绝缘膜上之步骤; 以被覆前述复数之层积体之方式,于前述半导体基 板上,形成第2绝缘膜之步骤; 以使前述第2绝缘膜自前述半导体基板起的表面高 度成为与前述第1绝缘膜实质上相同之方式,使其 平坦化形成元件分离区域之步骤; 将前述层积体内至少一个予以蚀刻除去,除此之外 ,并将此被除去的层积体下的部分的埋入绝缘膜予 以蚀刻除去,使前述半导体基板表面露出之步骤; 将构成至少一个前述被除去的层积体以外的层积 体,之第1绝缘膜予以蚀刻除去,使其下之前述单晶 半导体层表面露出之步骤;及 于前述露出之单晶半导体层上堆积单晶半导体,使 此单晶半导体为厚膜者,除此之外,并于前述露出 之单晶半导体基板表面上形成膜厚比前述埋入绝 缘膜上之前述单晶半导体层厚的单晶半导体层之 步骤。19.一种半导体装置之制造方法,其特征在于 具备以下步骤: 形成半导体基板之步骤,其系于半导体基板上将埋 入绝缘膜、单晶半导体层、及第1绝缘膜予以依序 层积配置者; 将前述第1绝缘膜及前述单晶半导体层予以蚀刻, 将前述单晶半导体层与前述第1绝缘膜之层积体, 复数形成于前述埋入绝缘膜上之步骤; 以被覆前述复数之层积体之方式,于前述半导体基 板上,形成第2绝缘膜之步骤; 以使前述第2绝缘膜自前述半导体基板起的表面高 度成为与前述第1绝缘膜实质上相同之方式,使其 平坦化形成元件分离区域之步骤; 将至少一前述层积体之第1绝缘膜予以蚀刻除去, 以使其下之前述单晶半导体层表面露出之步骤; 于前述露出的单晶半导体层上,形成MOS电晶体之步 骤; 将前述至少1个前述层积体以外之层积体之第1绝 缘膜予以蚀刻除去,使其下之前述单晶半导体层表 面露出之步骤; 于形成前述MOS电晶体之单晶半导体层上及前述表 面露出之单晶半导体层上,将单晶半导体仅堆积至 特定的厚度之步骤;及 于前述表面露出之单晶半导体层,形成二极电晶体 之步骤。20.一种半导体装置之制造方法,其特征在 于具备以下步骤: 形成半导体基板之步骤,其系将埋入绝缘膜、单晶 半导体元件及第1绝缘膜依序层积配置者; 将前述第1绝缘膜及前述单晶半导体层予以蚀刻, 将前述单晶半导体层与前述第1绝缘膜所成之层积 体的复数区域,形成于前述埋入绝缘膜上之步骤; 以被覆前述复数之层积体之方式,于前述半导体基 板上,形成第2绝缘膜之步骤; 以使前述第2绝缘膜自前述半导体基板起的表面高 度成为与前述第1绝缘膜实质上相同之方式,使其 平坦化形成元件分离区域之步骤; 将前述层积体内之至少一个予以蚀刻除去,除此以 外,并将此被除去之层积体下的部分的埋入绝缘膜 予以蚀刻除去,使前述半导体基板表面露出之步骤 ; 于前述露出之半导体基板上,与其表面相连接堆积 单晶半导体层之步骤; 将构成至少一个,前述被除去的层积体以外的层积 体,之第1绝缘膜予以蚀刻除去,使其下之前述单晶 半导体层表面露出之步骤; 于前述露出之单晶半导体层,形成MOS电晶体之步骤 ; 于前述形成MOS电晶体之单晶半导体层上,堆积单晶 半导体,除此之外,并于前述表面露出的半导体基 板上所形成之单晶半导体层,堆积单晶半导体,使 形成前述MOS电晶体之单晶半导体层之自前述半导 体基板起的表面高度,与前述表面露出的半导体基 板上所形成之单晶半导体层之自前述半导体基板 起的表面高度,实质上相同之步骤;及 于单晶半导体层形成二极电晶体之步骤,该单晶半 导体层系堆积前述单晶半导体,形成于表面露出的 半导体基板上者。图式简单说明: 图1为本发明之半导体之剖面图。 图2为本发明之半导体之剖面图。 图3为本发明之半导体之剖面图。 图4为本发明之半导体之剖面图。 图5为本发明之半导体之剖面图。 图6A、B、C为本发明之半导体装置之制造步骤剖面 图。 图7A、B为本发明之半导体装置之制造步骤剖面图 。 图8A、B为本发明之半导体装置之制造步骤剖面图 。 图9A、B、C为本发明之半导体装置之制造步骤剖面 图。 图10A、B为本发明之半导体装置之制造步骤剖面图 。 图11A、B为图10B之A-A'线及B-B'线部分之剖面图。 图12A、B、C为本发明之半导体装置之制造步骤剖 面图。 图13A、B为本发明之半导体装置之制造步骤剖面图 。 图14A、B为图13B之A-A'线及B-B'线部分之剖面图。 图15A、B为本发明之半导体装置之制造步骤剖面图 。 图16A、B为本发明之半导体装置之制造步骤剖面图 。 图17A、B为本发明之半导体装置之制造步骤剖面图 。 图18为本发明之半导体装置之剖面图。 图19A、B、C为本发明之半导体装置之制造步骤剖 面图。 图20A、B、C为本发明之半导体装置之制造步骤剖 面图。 图21A、B为本发明之半导体装置之制造步骤剖面图 。 图22为习知之半导体装置之制造步骤剖面图。 图23为习知之半导体装置之制造步骤剖面图。 图24A、B为本发明之半导体装置之制造步骤剖面图 。 |
