| 主权项 |
1.一种位元线较长之晶胞阵列中使字元线划分成多个排所用之区段式字元线结构,其包括:一条主字元线(MWL0),其可藉由位址位元而解码成多条次(sub)字元线(SWL),其特征为:-另一条主字元线(MWL1)对应于主字元线(MWL0),使得在记忆胞阵列中这些主字元线(MWL0,MWL1)分别形成主字元线对(pair),-此条主字元线(MWL1)可以和此主字元线(MWL0)相同之方式解码成多条次(sub)字元线(SWL),-其中一条主字元线(MWL0)经由其次字元线而与一种逻辑状态("0")之记忆排相连接且另一条主字元线(MWL1)经由其次字元线(SWL)而与另一逻辑状态("1")之记忆排相连接,使此二种逻辑状态之记忆排可交替地安装在字元线方向中。2.如申请专利范围第1项之区段式字元线结构,其中在主字元线(MWL0,MWL1)和次字元线(SWL)之间分别连接各别之位址元件(5)。3.如申请专利范围第1项之区段式字元线结构,其中此条次字元线(SWL0或SWL1)之多个区段分别配属于此二条主字元线(MWL0,MWL1)。4.如申请专利范围第3项之区段式字元线结构,其中在各别之主字元线(MWL0或MWL1)和所属之次字元线(SWL0或SWL1)之间配置各别之及(AND)元件(7或8)。图式简单说明:第1,2图 本发明之区段式字元线结构之图解。第3图 本发明之区段式字元线结构之另一图解,其二条主字元线经由及(AND)元件而对应于多条次字元线。第4图 16-RDRAMs之记忆胞阵列。第5图 256位元/位元线结构。第6图 512位元/位元线结构。第7图 传统之区段式字元线结构。 |
