| 主权项 |
1.一种编码用于储存于媒体之控制资料序列的方法,此控制资料用于随后从媒体读取资讯,包括下列步骤:(a)以率(M/N)码对映控制资料序列的M资料位元区块到N符号位元区块,M为大于1的整数而N为大于M的整数;以及(b)储存在媒体上代表控制信号的N符号位元。2.如申请专利范围第1项之方法,其中,对于步骤(a),率(M/N)码为率2/6,率2/8,或率3/8码。3.一种从通道取样序列产生N符号位元区块序列的方法,此通道取样序列代表控制资料序列并从媒体读取、此方法包括下列步骤:(a)接收通道取样序列的连续部分为随后栅状态之间的转换,其中:通道取样序列对应于N符号位元区块序列,每个N符号位元区块依照率(M/N)码经由M资料位元控制资料区块构成,M为大于1的整数而N为大于M的整数;(b)同步化栅相位集合与强迫相位集合于随后的状态,栅相位集合对应于一个N个通道取样的区块;以及(c)依照最大相似侦测演算法决定通道栅相位集合的路径,状态路径对应于一个N符号位元接收区块,其中:对于每个栅相位,如果需要,对应的强迫相位提供强迫决定给用于栅状态之间转换的最大相似侦测演算法,此强迫决定基于率(M/N)码的限制。4.如申请专利范围第3项之方法,其中,对于步骤(a),率(M/N)码为率2/6,率2/8,或率3/8码。5.如申请专利范围第3项之方法,进一步地包括步骤e)对应每个N符号位元区块到M资料位元区块以产生控制资料序列,此控制资料使用于随后从媒体读取额外的资讯。6.一种解码从经由媒体读取之资讯产生之符号位元序列的方法,此控制资料用于随后从媒体读取资讯,包括下列步骤:(a)接收从媒体侦测的N符号位元区块序列,其中每个N符号位元区块利用应用率(M/N)码构成为M资料位元控制资料区块,M为大于1的整数而N为大于M的整数;(b)对应每个N符号位元区块到M资料位元区块以产生控制资料序列。7.如申请专利范围第6项之方法,其中,对于步骤(a),率(M/N)码为率2/6,率2/8,或率3/8码。8.一种有处理用于储存于媒体上控制资料序列之编码器的积体电路,此控制资料使用于随后从媒体读取资讯,包括:一种用于储存M位元控制资料序列区块的暂存器;一种以率(M/N)码用于对映M资料位元控制资料序列到N符号位元区块,M为大于1的整数而N为大于M的整数,其中代表M资料位元控制资料的N符号位元储存于媒体上。9.如申请专利范围第8项之积体电路,其中率(M/N)码为率2/6,率2/8,或率3/8码。10.如申请专利范围第8项之积体电路,其中编码器包括于磁性记录系统中,控制资料为磁性记录系统之读取档头使用的伺服资料以从媒体读取资讯,而编码器编码用于储存于媒体上的伺服资料。11.一种有用于从通道取样序列产生N符号位元区块序列之侦测器电路的积体电路,此通道取样序列代表控制资料序列并从媒体读取,此侦测器电路包括:一种利用接收通道取样序列的连续部分为随后栅状态之间的转换执行最大相似侦测演算法栅的处理器,通道取样对应于N符号位元区块序列,每个N符号位元区块依照率(M/N)码经由M资料位元控制资料区块构成,M为大于1的整数而N为大于M的整数,其中此处理器:(1)同步栅相位集合于随后的状态,此栅相位集合对应于N个通道取样区块,以及(2)依照最大相似侦测演算法决定通过栅相位集合的路径,此状态路径对应于N符号位元接收区块;以及用于产生强迫相位集合的强迫逻辑电路同步于栅相位集合与随后的状态,其中对于每个栅相位,如果需要,强迫逻辑电路的对应强迫相位提供处理器一个对于栅状态之间转换的最大相似侦测演算法强迫决定,此强迫决定基于率(M/N)码的限制。12.如申请专利范围第11项之积体电路,进一步地包括一种对应每个N符号位元区块到M资料位元区块以产生控制资料序列,此控制资料序列随后使用于从媒体读取额外的资讯。13.如申请专利范围第11项之积体电路,其中率(M/N)码为率2/6,率2/8,或率3/8码。14.如申请专利范围第11项之积体电路,其中侦测器电路包括于磁性记录系统中,控制资料为磁性记录系统之读取档头使用的伺服资料以从媒体读取资讯,而编码器编码用于储存于媒体上的伺服资料。15.如申请专利范围第11项之积体电路,其中侦测器电路使用考虑磁性媒体之记录通道部分响应的最大相似演算法,此磁性媒体为来自接收通道取样序列的媒体。16.一种有用于解码从媒体读取之资讯产生的符号位元序列之解码器的积体电路,此控制资料使用于随后从媒体读取资讯,包括:一种用于储存从媒体侦测之N符号位元区块序列的暂存器;以及一种用于对映每个N符号位元区块到M资料位元区块以产生控制资料序列,其中每个N符号位元区块利用应用率(M/N)码到M资料位元控制资料区块构成,M为大于1的整数而N为大于M的整数。17.如申请专利范围第16项之积体电路,其中率(M/N)码为率2/6,率2/8,或率3/8码。18.如申请专利范围第16项之积体电路,其中解码器包括于磁性记录系统中,控制资料为磁性记录系统之读取档头使用的伺服资料以从媒体读取资讯,而编码器编码用于储存于媒体上的伺服资料。19.一种有储存其上多个指令的电脑可读取媒体,此多个指令包括当执行于处理器时导致处理器执行编码用于储存于媒体之控制资料序列之程序的指令,此控制资料使用于随后从媒体读取资讯,此程序包括下列步骤:(a)以率(M/N)码对映M资料位元控制资料序列区块到N符号位元区块,M为大于1的整数而N为大于M的整数;以及(b)储存N符号位元于媒体上。20.一种有储存其上多个指令的电脑可读取媒体,此多个指令包括当执行于处理器时导致处理器执行编码用于储存于媒体之控制资料序列之程序的指令,此控制资料使用于随后从媒体读取资讯,此程序包括下列步骤:(a)接收通边取样序列的连续部分为随后栅状态之间的转换,其中:通道取样序列对应于N符号位元区块序列,每个N符号位元区块依照率(M/N)码由M资料位元控制资料区块构成,M为大于1的整数而N为大于M的整数;(b)同步栅相位集合与强迫相位集合于随后的状态,此栅相位集合对应于N通道取样区块;以及(c)依照最大相似决定侦测演算法决定通过栅相位集合的路径,此状态路径对应于N符号位元接收区块,其中:对于每个栅相位,如果需要,对应的强迫相位提供用于栅状态之间转换之最大相似侦测演算法的强迫决定,此强迫决定基于率(M/N)码的限制。21.如申请专利范围第20项之电脑可读取媒体,进一步地包括步骤e)对应每个N符号位元区块到M资料位元区块以产生控制资料序列,此控制资料使用于随后从媒体读取额外的资讯。22.一种有储存其上多个指令的电脑可读取媒体,此多个指令包括当执行于处理器时导致处理器执行解码从媒体读取资讯产生之符号位元序列之程序的指令,此控制资料使用于随后从媒体读取资讯,此程序包括下列步骤:(a)接收从媒体侦测的N符号位元区块序列,其中每个N符号位元区块利用应用率(M/N)码于M资料位元控制资料区块构成,M为大于1的整数而N大于M的整数;(b)对映每个N符号位元区块到M资料位元区块以产生控制资料序列。23.一种用于处理储存于媒体之控制资料序列的编码器,此控制资料使用于随后从媒体读取资讯,包括:储存装置用于储存M资料位元控制资料序列区块;对映装置用于以率(M/N)码对映M资料位元控制资料序列区块到N符号位元区块,M为大于l的整数而N大于M的整数;其中代表控制资料的N符号位元储存于媒体。24.一种用于从通道取样序列产生N符号位元区块序列的侦测器电路,此通道取样序列代表控制资料序列并从媒体读取,此侦测器电路包括:一种利用接收通道取样序列的连续部分为随后栅状态之间的转换执行最大相似侦测演算法栅的处理器,通道取样对应于N符号位元区块序列,每个N符号位元区块依照率(M/N)码经由M资料位元控制资料区块构成,M为大于1的整数而N为大于M的整数,其中此处理器:(1)同步栅相位集合于随后的状态,此栅相位集合对应于N个通道取样区块,以及(2)依照最大相似侦测演算法决定通过栅相位集合的路径,此状态路径对应于N符号位元接收区块;以及用于产生强迫相位集合的强迫逻辑电路同步于栅相位集合与随后的状态,其中:对于每个栅相位,如果需要,强迫逻辑电路的对应强迫相位提供处理器一个对于栅状态之间转换的最大相似侦测演算法强迫决定,此强迫决定基于率(M/N)码的限制。25.如申请专利范围第24项之侦测器电路,进一步地包括用于对应每个N符号位元区块到M资料位元区块以产生控制资料序列,此控制资料使用于随后从媒体读取额外的资讯。26.一种用于解码从媒体读取资讯产生之符号位元序列的解码器电路,此控制资料使用于随后从媒体读取资讯,包括:储存装置用于储存从媒体侦测的N符号位元区块序列;以及对映装置用于对映每个N符号位元到M资料位元区块以产生控制资料序列的对应装置,其中每个N符号位元区块利用应用率(M/N)码于M资料位元控制资料区块构成,M为大于1的整数而N为大于M的整数。图式简单说明:图1显示先前技术磁性记录系统的伺服程序;图2显示用于记录于用于图1系统磁性记录媒体之伺服资料磁轨的伺服资料格式;图3显示一个维特比演算法的8个状态栅以及使用于用于有三个记忆长度之部分响应通道的PRML侦测器;图4显示用于栅中一对路径图3维特比演算法之增加-比较-选择操作的先前技术执行;图5显示依照本发明的示范伺服资料记录系统;图6a显示用于采用率(2/6)码之图5伺服资料区块编码器的示范编码电路执行;图6b显示用于采用率(2/6)码之图5伺服资料区块解码器的示范解码电路执行;图7显示用于通过有四个记忆长度只部分响应通道的本发明示范率(2/6)码随着维特比演算法使用的16个状态栅;图8显示在满足示范率(2/6)码限制之图7栅状态之间的剩余合法转换;图9显示当图7的栅基于显示于图8之合法状态转换削减时的结果栅;图10显示当削减图9的栅以移除不合法路径时在12个时脉周期的结果栅;图11显示依照本发明用于执行削减栅之图5强迫PRML侦测器的ACS电路示范实施例;图12显示用于有三个记忆长度的通道在满足示范率(2/6)码之限制的8个状态栅的状态之间的合法转换;图13显示说明显示于图12之合法转换的削减栅;图14显示用于有三个记忆长度的通道在满足示范率(2/8)码之限制的8个状态栅的状态之间的合法转换;图15显示说明显示于图14之合法转换的削减栅;图16显示用于有四个记忆长度的通道在满足示范率(2/8)码之限制的16个状态栅的状态之间的合法转换;以及图17显示说明显示于图16之合法转换的削减栅。 |
