| 主权项 |
1.一种减少镶嵌式铜内连线缺陷同时改善其表面均匀度的方法,适用于一半导体基板,且于该半导体基板表面系形成一元件区,在该元件区之上方则形成一第一介电层,包括下列步骤:形成一第二介电层于该第一介电层之表面;形成一第三介电层于该第二介电层之表面;形成一反反光层于该第三介电层之表面;形成一沟槽于该反反光层、第一、第二、与第三介电层中;移除该反反光层;形成一金属铜层于该第三介电层表面并填满该沟槽;以及对该金属铜层、该第三与该第二介电层进行化学机械研磨至露出该第一介电层表面为止。2.如申请专利范围第1项所述之方法,其中,该第一介电层之介电常数値之范围大体在3-4之间。3.如申请专利范围第2项所述之方法,其中,在相同的化学机械研磨条件下,该第二介电层之被磨除之速率系不同于该第三介电层之被磨险之速率。4.如申请专利范围第3项所述之方法,其中,该第一介电层为氧化矽层,系利用电浆加强化学气相沈积法所形成,厚度大体在3k-10k之间。5.如申请专利范围第4项所述之方法,其中,在相同的化学机械研磨条件下,该第二介电属之被磨除之速率系小于该第三介电层之被磨除之速率。6.如申请专利范围第5项所述之方法,其中,该第二介电层系为氮化矽层,系利用低压化学气相沈积法,以二氯化氢与氨气进行反应而成,厚度大体在500-1k之间。7.如申请专利范围第6项所述之方法,其中,该第三介电层系为氧化矽层,系利用电浆加强化学气相沈积法所形成,厚度大体在500-1k之间。8.如申请专利范围第4项所述之方法,其中,在相同的化学机械研磨条件下,该第二介电层之被磨除之速率系大于该第三介电层之被磨除之速率。9.如申请专利范围第8项所述之方法,其中,该第二介电层系为氧化矽层,系利用电浆加强化学气相沈积法所形成,厚度大体在500-1k之间。10.如申请专利范围第9项所述之方法,其中,该第三介电层系为氮化矽层,系利用低压化学气相沈积法,以二氯化氢与氨气进行反应而成,厚度大体在500-1k之间。11.如申请专利范围第7项所述之方法,其中,该反反光层系为氮氧化矽层。12.如申请专利范围第10项所述之方法,其中,该反反光层系为氮氧化矽层。13.如申请专利范围第1项所述之方法,其中,在形成该反反光层之后,更包括下列步骤:形成一光阻层于该反反光层之表面;定义该光阻层之图案,以形成所需沟槽之图形;移除未被该光阻层覆盖之该反反光层、该第三、该第二、与该第一介电层;以及移除该光阻层。14.如申请专利范围第13项所述之方法,其中,在形成该金属铜层于该沟槽中之前更包括形成一氮化钛阻障层于该第三介电层之表面。15.如申请专利范围第14项所述之方法,其中,该半导体基板系为矽基板。16.一种减少镶嵌式铜内连线缺陷同时改善其表面均匀度的方法,适用于一矽基板,且于该矽基板表面系形成一元件区,在该元件区之上方则形成一第一氧化层,包括下列步骤:形成一氮化层于该第一氧化层之表面;形成一第二氧化属于该氮化层之表面;形成一氮氧化矽层于该第二氧化层之表面;形成一沟槽于该氮氧化矽层、该第一氧化层、该氮化矽层与该第二氧化层中;移除该氮氧化矽层;形成一氮化钛阻障层于该第二氧化层之表面;形成一金属铜层于该氮化钛阻障层表面并填满该沟槽;以及对该金属铜层、该氮化钛阻障层、该第二氧化层、与该氮化矽层进行化学机械研磨至露出该第一氧化层表面为止。17.一种减少镶嵌式铜内连线缺陷同时改善其表面均匀度的方法,适用于一矽基板,且于该矽基板表面系形成一元件区,在该元件区之上方则形成一第一氧化层,包括下列步骤:形成一第二氧化层于该第一氧化层之表面;形成一氮化矽层于该第二氧化层之表面;形成一氮氧化矽层于该氮化矽层之表面;形成一沟槽于该氮氧化矽层、该第一、第二氧化层与该氮化矽层中;移除该氮氧化矽层;形成一氮化钛阻障层于该氮化矽层之表面;形成一金属铜层于该氮化钛层表面并填满该沟槽;以及对该金属铜层、该氮化钛层、该氮化矽与该第二氧化层进行化学机械研磨至露出该第一氧化层表面为止。图式简单说明:第一图A-第一图G系显示依据本发明之减少镶嵌式铜内连金缺陷同时改善其表面均匀度的方法之制造流程剖面图。 |
