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1.一种半导体积体电路,其特征为: 具有第1导电型之第1MOS型场效电晶体,及第1导电型 之第2MOS型场效电晶体而构成1单位之半导体装置, 上述1单位之半导体装置之装置基板系与其他半导 体装置分离,藉由至少包含上述1单位之半导体装 置的半导体装置群构成电路,且上述第2MOS型场效 电晶体之闸极接上述第1MOS型场效电晶体之闸极, 上述第2MOS型场效电晶体之汲极接上述第1MOS型场 效电晶体之汲极,上述第2MOS型场效电晶体之源极 介由第1MOS型场效电晶体之装置基板,及电阻元件 连接上述第1MOS型场效电晶体之源极。2.一种半导 体积体电路,其特征为: 具有1个MOS型场效电晶体,及容量元件而构成1单位 之半导体装置,上述1单位之半导体装置之装置基 板系与其他半导体装置分离,藉由包含至少上述1 单位之半导体装置之半导体装置群构成电路,且上 述容量元件之一方电极接上述MOS型场效电晶体之 闸极,上述容量元件之另一方电极介由上述MOS型场 效电晶体之装置基板,及电阻元件连接上述MOS型场 效电晶体之源极。3.一种半导体积体电路,其特征 为: 具有第1导电型之第1MOS型场效电晶体,第1导电型之 第2MOS型场效电晶体及第2导电型之第3MOS型场效电 晶体而构成1单位之半导体装置,上述1单位之半导 体装置之装置基板系与其他半导体装置分离,藉由 至少包含上述1单位之半导体装置的半导体装置群 构成电路,且上述第2MMOS型场效电晶体之闸极接上 述第1MOS型场效电晶体之闸极,上述第2MOS型场效电 晶体之汲极接上述第1MOS型场效电晶体之装置基板 ,上述第3MOS型场效电晶体之闸极接上述第2MOS型场 效电晶体之闸极,上述第3MOS型场效电晶体之汲极 接上述第1MOS型场效电晶体之装置基板,上述第3MOS 型场效电晶体之源极接上述第1MOS型场效电晶体之 源极。4.如申请专利范围第3项之半导体积体电路, 其中, 上述第3MOS型场效电晶体为第1导电型,上述第3电晶 体之闸极接上述第1MOS型场效电晶体之汲极。5.如 申请专利范围第1项之半导体装置电路,其中 上述各半导体装置,系由该半导体积体电路之支持 基板被以绝缘膜分离,而且互相以绝缘膜分离而构 成。6.如申请专利范围第2项之半导体装置电路,其 中 上述各半导体装置,系由该半导体积体电路之支持 基板被以绝缘膜分离,而且互相以绝缘膜分离而构 成。7.如申请专利范围第3项之半导体装置电路,其 中 上述各半导体装置,系由该半导体积体电路之支持 基板被以绝缘膜分离,而且互相以绝缘膜分离而构 成。8.如申请专利范围第4项之半导体装置电路,其 中 上述各半导体装置,系由该半导体积体电路之支持 基板被以绝缘膜分离,而且互相以绝缘膜分离而构 成。9.一种半导体积体电路,其特征为: 于该半导体积体电路之支持基板具有至少将第1基 板领域及第2基板领域作电气分离之领域,上述第1 基板领域具有第1MOS型场效电晶体及第2MOS型场效 电晶体,上述第2基板领域具有第3MOS型场效电晶体 及第4MOS型场效电晶体,以至少具有上述第1至第4MOS 型场效电晶体而构成1单位之半导体装置,藉由至 少包含上述1单位之半导体装置的半导体装置群构 成电路,且上述第2MOS型场效电晶体之闸极接上述 第1MOS型场效电晶体之闸极,上述第2MOS型场效电晶 体之汲极接上述第1MOS型场效电晶体之汲极,上述 第2MOS型场效电晶体之源极介由第1MOS型场效电晶 体之装置基板,及第1电阻元件连接上述第1MOS型场 效电晶体之源极,且上述第4MOS型场效电晶体之闸 极接上述第30MOS型场效电晶体之闸极,上述第4MOS型 场效电晶体之汲极接上述第3MOS型场效电晶体之汲 极,上述第4MOS理场效电晶体之源极介由上述第3MOS 型场效电晶体之装置基板及第2电阻元件接上述第 3MOS型场效电晶体之源极。10.一种半导体积体电路 ,其特征为: 于该半导体积体电路之支持基板具有至少将第1基 板领域及第2基板领域作电气分离之领域,上述第1 基板领域具有第1导电型之第1MOS型场效电晶体及 第1容量元件,上述第2基板领域具有第2导电型之第 2MOS型场效电晶体及第2容量元件,以至少具有上述 第1.第2MOS型场效电晶体及第1.第2容量元件构成1单 位之半导体装置,藉由至少包含上述1单位之半导 体装置的半导体装置群构成电路,且上述第1容量 元件之一方电极接上述第1MOS型场效电晶体之闸极 ,上述第1容量元件之另一方电极介由上述第1MOS型 场效电晶体之装置基板,及第1电阻元件接上述第1 MOS型场效电晶体之源极,且上述第2容量元件之一 方电极接上述第2MOS型场效电晶体之闸极,上述第2 容量元件之另一方电极介由上述第1MOS型场效电晶 体之装置基板,及第2电阻元件接上述第1MOS型场效 电晶体之源极。11.一种半导体积体电路,其特征为 : 于该半导体积体电路之支持基板具有至少将第1基 板领域及第2基板领域作电气分离之领域,上述第1 基板领域具有第1导电型之第1MOS型场效电晶体、 第1导电型之第2MOS型场效电晶体、及第2导电型之 第3MOS型场效电晶体,上述第2基板领域具有第2导电 型之第4MOS型场效电晶体、第2导电型之第5MOS型场 效电晶体及第1导电型之第6MOS型场效电晶体,以至 少具有上述第之至第6MOS理场效电晶体构成1单位 之半导体装置,藉由至少包含上述1单位之半导体 装置的半导体装置群构成电路,且上述第2MOS型场 效电晶体之闸极接上述第1MOS型场效电晶体之闸极 ,上述第2MOS型场效电晶体之汲极接上述第1MOS型场 效电晶体之汲极,上述第2MOS型场效电晶体之源极 接第1MOS型场效电晶体之装置基板,上述第2MOS型场 效电晶体和第1MOS型场效电晶体共用装置基板,且 上述第4MOS型场效电晶体之闸极接上述第1MOS理场 效电晶体之闸极,上述第4MOS型场效电晶体之汲极 接上述第1MOS型场效电晶体之汲极,且上述第5MOS型 场效电晶体之闸极接第1MOS型场效电晶体之闸极, 上述第5MOS理场效电晶体之汲极接第4MOS理场效电 晶体之装置基板,上述第5MOS型场效电晶体之源极 接上述第4MOS型场效电晶体之 源极。12.如申请专利范围第11项之半导体积体电 路,其中 上述第3MOS型场效电晶体为第1导电型,上述第3电晶 体之闸极接第1电晶体之汲极,且上述第6MOS型场效 盒晶体为第2导电型,上述第6电晶体之闸极接上述 第1电晶体之汲极。13.如申请专利范围第9项之半 导体积体电路,其中 上述各半导体装置,系由该半导体积体电路之支持 基板被以绝缘膜分离,而且互相以绝缘膜分离而构 成。14.如申请专利范围第10项之半导体积体电路, 其中 上述各半导体装置,系由该半导体积体电路之支持 基板被以绝缘膜分离,而且互相以绝缘膜分离而构 成。15.如申请专利范围第11项之半导体积体电路, 其中 上述各半导体装置,系由该半导体积体电路之支持 基板被以绝缘膜分离,而且互相以绝缘膜分离而构 成。16.如申请专利范围第12项之半导体积体电路, 其中 上述各半导体装置,系由该半导体积体电路之支持 基板被以绝缘膜分离,而且互相以绝缘膜分离而构 成。17.一种半导体积体电路,其特征为: 以1个输入端连接闸极之第1导电型之第1MOS型场效 电晶体,及第1导电型之第2MOS型场效电晶体形成1组 ,具有多数输入端对应之多数组电晶体,上述电晶 体之各组中之该第1电晶体群共用基板端子而构成 第1串联连接,上述电晶体之各组中之该第2电晶体 群共用基板端子而构成第2串联连接,上述第1.及第 2串联连接之各个之一方端子同时连接输出端,上 述第1串联连接之另一方端子连接电源端,上述第2 串联连接之另一方端子介由电阻元件连接上述电 源端及基板端而构成NAND型闸电路或NOR型闸电路之 一部分。18.一种半导体积体电路,其特征为: 将申请专利范围第2或6项之半导体装置多数个串 联连接,上述串联连接之一方端子接输出端,另一 方端子连接电源端而构成NAND型电路或NOR型电路之 1部分。19.如申请专利范围第17项之半导体积体电 路,其中 上述电阻元件系以第2导电型之第3MOS型场效电晶 体置换而构成,上述第3电晶体之闸极接1个输入端 。20.如申请专利范围第19项之半导体积体电路,其 中 上述第3电晶体系以第1导电型之第3MOS型场效电晶 体置换而构成,上述第3MOS型场效电晶体之闸极接 输出端。21.如申请专利范围第17项之半导体积体 电路,其中 共用装置基板之端子而呈串联连接之多数组电晶 体群,及电阻元系由半导体积体电路之支持基板被 以绝缘膜分离,而且由未共用装置基板之端子之其 他半导体装置被以绝缘膜分离构成。22.如申请专 利范围第18项之半导体积体电路,其中 上述各半导体装置,系由该半导体稳体电路之支持 基板被以绝缘膜分离,而且互相以绝缘膜分离而构 成。23.如申请专利范围第19项之半导体积体电路, 其中 上述各半导体装置,系由该半导体稳体电路之支持 基板被以绝缘膜分离,而且互相以绝缘膜分离而构 成。24.如申请专利范围第20项之半导体积体电路, 其中 上述各半导体装置,系由该半导体积体电路之支持 点板被以绝缘膜分离,而且互相以绝缘膜分离而构 成。25.一种半导体积体电路,其特征为: 具有具连接于第1MOS型场效电晶体之闸极的闸极之 第2.及第3MOS型场效电晶体,上述第2电晶体之源极 及汲极分别接上述第1电晶体之源极及基板端子, 上述第3电晶体之源极、及汲极分别接上述第1电 晶体之基板端子,及汲极。26.一种半导体积体电路 ,其特征为: 具有分别以具第1导电型之第1MOS型场效电晶体之 源极、及汲极控制之第2导电型的第2及第3电晶体, 上述第2电晶体之源极介由第1电阻元件连接上述 第1电晶体之源极,上述第2电晶体之汲极连接上述 第1电晶体之基板端子,上述第3电晶体之源极连接 上述第1电晶体之基板端子,上述第3电晶体之汲极 介由第2电阻光件连接上述第1电晶体之汲极。27. 如申请专利范围第26项之半导体积体电路,其中 在上述第1电晶体之闸极与基板端子间附加容量元 件。28.如申请专利范围第1.2.5.6.9.10.13.14.17.18.21.22, 或26项中任一项之半导体积体电路,其中 上述电阻元件系以半导体薄膜构成。29.如申请专 利范围第5.6.13.14.21.22,或26项中任一项之半导体积 体电路,其中 上述电阻元件系由构成电晶体之单晶半导体层构 成。30.如申请专利范围第1.2.5.6.9.10.13.14.17.18.21.22, 或26项中任一项之半导体积体电路,其中 上述电阻元件具有500K以下,1K以上之値。31.如 申请专利范围第1.5.17或21项之半导体积体电路,其 中 上述第2电晶体之临界値电压之绝对値系设定为较 上述第1电晶体之临界値电压之绝对値为低。32.如 申请专利范围第3.4.7.8.19.20.23.24或25项之半导体积 体电路,其中 上述第2及第3电晶体之临界値电压之绝对値设定 为较上述第1电晶体之临界値电压之绝对値为低。 33.如申请专利范围第9或13项之半导体积体电路,其 中 上述第2及第4电晶体之临界値电压之绝对値设定 为较上述第1及第3电晶体之临界値电压之绝对値 为低。34.如申请专利范围第11.12.15.或16项之半导 体积体电路,其中 上述第2.第3.第5.及第6电晶体之临界値电压之绝对 値设定为较上述第1及第4电晶体之临界値电压之 绝对値为低。35.如申请专利范围第1.5.17或21项之 半导体积体电路,其中 上述第2电晶体之通道宽为上述第1电晶体之通道 宽之1/5以下36.如申请专利范围第3.4.7.8.19.20.23-25项 中任一项之半导体积体电路,其中 上述第2及第3电晶体之通道宽为上述第1电晶体之 通道宽之1/5以下。37.如申请专利范围第9或13项之 半导体积体电路,其中 上述第2及第4电晶体之通道宽为上述第1.及第3电 晶体之通道宽之1/5以下。38.如申请专利范围第11. 12.15或16项中任一项之半导体积体电路,其中 上述第2.第3.第5.第6电晶体之通道宽为上述第1及 第4电晶体之通道宽之1/5以下。39.如申请专利范围 第29项之半导体积体电路,其中 上述电阻元件系由MOS型场效电晶体之源汲极接 合及埋入绝缘膜间之单晶半导体层构成。40.一种 半导体积体电路之制造方法,其特征为包含有: 在以厚绝缘膜从支持基板分离之具有第1导电型之 单晶半导体层主表面介由薄绝缘膜形成闸极的工 程;以上述闸极为掩罩位置形成第2导电型之浅扩 散层的工程;在上述浅扩散层所形成之一部分形成 接合底面未及于上述厚绝缘膜之第2导电型之深源 汲极扩散层的工程;在上述仅形成有浅扩散层之 单晶半导体层之一部分,及形成有深扩散层之单晶 半导体层之一部分设置底部及于上述厚绝缘膜之 开口的工程;及在上述开口内形成导电性膜,使第1 导电型领域与第2导电型领域短路的工程。41.一种 半导体积体电路,其特征为: 申请专利范围第9-16项中任一项之半导体积体电路 系以2对构成1单位之记忆装置。42.如申请专利范 围第25-27项中任一项之半导体积体电路,其中 在MOS型场效电晶体之1端之节点接容量元件,以构 成1单位之记忆装置。43.一种半导体积体电路,其 特征为: 藉由申请专利范围第1-38项中任一项之半导体积体 电路构成非同步型传送模式装置。44.一种半导体 积体电路,其特征为: 藉由申请专利范围第1-38项或41-42项中任一项之半 导体积体电路构成处理器装置。45.如申请专利范 围第1.2.5.6.17.21.或26项中任一项之半导体积体电路 ,其中 上述电阻元件系由具线性或非线性特性之电阻性 功能元件构成,且其电阻値和第1电晶体之导电电 阻比较,设定为较大。46.如申请专利范围第9.10.13, 或14项中任一项之半导体积体电路,其中 上述电阻元件系由具线性或非线性特性之电阻性 功能元件构成,且其电阻値和第1及第3电晶体之导 电电阻比较,设定为较大。47.如申请专利范围第2.6 .10.14.18或22项中任一项之半导体积体电路,其中 电晶体之源、汲极电流(IDS)、电阻元件之电阻値( RS)、容量元件之容量値(CG),及驱动之负荷容量(CL) 间之关系为,CG及RS及ISD之积等于或大于CL。48.如申 请专利范围第47项之半导体积体电路,其中 上述CG及RS之积等于或大于动作频率之倒数。图式 简单说明: 第一图:本发明第1及第2实施形态之半导体积体电 路之电路构成图。 第二图:习知半导体积体电路之电路构成图。 第三图:习知半导体积体电路之平面配置图。 第四图:本发明第1实施形态之半导体积体电路之 完成平面图。 第五图:本发明第1实施形态之半导体积体电路之 断面图以制程顺序表示之图。 第六图:本发明第1实施形态之半导体积体电路之 断面图以制程顺序表示之图。 第七图:本发明第1实施形态之半导体积体电路之 断面图。 第八图:本发明第2实施形态之半导体积体电路之 平面图。 第九图:本发明第2实施形态之半导体积体电路之 断面图。 第十图:本发明第2实施形态之半导体积体电路之 时序输出特性图。 第十一图:本发明第2实施形态之半导体积体电路 之延迟时间特性图。 第十二图:本发明第2及第3实施形态之半导体积体 电面图。 第十三图:本发明第3实施形态之半导体积体电路 之平面图。 第十四图:本发明第3实施形态之半导体积体电路 之断面图。 第十五图:本发明第4实施形态之半导体积体电路 之平面图。 第十六图:本发明第4实施形态之半导体积体电路 之断面图。 第十七图:本发明第4实施形态之半导体积体电路 之延迟时间特性图。 第十八图:本发明第5及第6实施形态之半导体积体 电路之电路构成图。 第十九图:本发明第5实施形态之半导体积体电路 之平面图。 第二十图:本发明第5实施形态之半导体积体电路 之断面图依制程顺序表示之图。 第二十一图:本发明第5实施形态之半导体积体电 路之断面图依制程顺序表示之图。 第二十二图:本发明第5实施形态之半导体积体电 路之断面图。 第二十三图:本发明第6实施形态之半导体积体电 路之平面图。 第二十四图:本发明第7及第8实施形态之半导体积 体电路之电路构成图。 第二十五图:本发明第7实施形态之半导体积体电 路之平面图。 第二十六图:本发明第7实施形态之半导体积体电 路之断面图。 第二十七图:本发明第8实施形态之半导体积体电 路之平面图。 第二十八图:本发明第9实施形态之半导体积体电 路之电路构成图。 第二十九图:本发明第10实施形态之半导体积体电 路之电路构成图。 第三十图:本发明第11实施形态之半导体积体电路 之电路构成图。 第三十一图:本发明第12实施形态之半导体积体电 路之电路构成图。 第三十二图:本发明第13实施形态之半导体积体电 路之电路构成图。 第三十三图:本发明第14实施形态之半导体积体电 路之电路构成图。 第三十四图:本发明第15实施形态之半导体积体电 路之电路构成图。 第三十五图:本发明第15实施形态之半导体积体电 路之平面图。 第三十六图:本发明第16实施形态之半导体积体电 路之电路构成图。 第三十七图:本发明第17实施形态之动态随机存取 记忆单位格之电路构成个。 第三十八图:本发明第17实施形态之动态随机存取 记忆装置之构成图。 第三十九图:本发明第18实施形态之静态随机存取 记忆单位格之电路构成图。 第四十图:本发明第18实施形态之静态随机存取记 忆装置之构成图。 第四十一图:本发明第19实施形态之非同步传送模 式系统之构成图。 第四十二图:本发明第20实施形态之计算机之构成 图。 第四十三图:本发明第21实施形态之包含逻辑电路 之电路构成图。 |
