| 主权项 |
1.一种结合杂质原子至半导体基材内部之方法,该方法包含下列步骤:(a)提供一种半导体基材具有一层掺杂剂/带隙来源材料层形成于其表面上,该掺杂剂/带隙来源材料层含有杂质原子于其中;以及(b)以物理方式接触步骤(a)所得结构与一原子力探针,接触条件可使来自掺杂剂/带隙来源材料层之杂质原子被机械的驱入半导体基材内部。2.如申请专利范围第1项之方法,其中该半导体基材为选自由Si、Ge、SiGe、GaAs、InAs、InP及其他III/V族化合物半导体组成的组群中之一种半导体材料。3.如申请专利范围第2项之方法,其中该半导体基材为矽。4.如申请专利范围第1项之方法,其中该掺杂剂来源材料为由砷掺杂矽酸盐玻璃,磷掺杂矽酸盐玻璃或硼掺杂矽酸盐玻璃组成的薄膜。5.如申请专利范围第1项之方法,其中该带隙来源材料为由Ga、As、Ge组成的薄膜。6.如申请专利范围第1项之方法,其中该掺杂剂/带隙来源材料为具有厚度至少约50埃的薄膜。7.如申请专利范围第6项之方法,其中该掺杂剂/带隙来源材料具有膜厚度由约50埃至约200埃。8.如申请专利范围第1项之方法,其中该掺杂剂/带隙来源材料系藉选自由化学气相沉积,电浆辅助化学气相沉积,旋涂,浸涂以及其他类似沉积方法组成的组群中之一种沉积方法施用于半导体基材。9.如申请专利范围第1项之方法,其中步骤(a)提供的结构于接触原子力探针前被平面化。10.如申请专利范围第9项之方法,其中该平面化步骤包含化学机械抛光或研磨。11.如申请专利范围第1项之方法,其中该原子力探针系以接触模操作。12.如申请专利范围第1项之方法,其中该原子力探针包含一梢端具有曲率半径为约5至约20毫微米。13.如申请专利范围第1项之方法,其中该原子力探针具有原子力至少约10-9牛顿。14.如申请专利范围第13项之方法,其中该原子力探针具有原子力大于10-8牛顿。15.如申请专利范围第1项之方法,其中该原子力探针系于x-y方向扫描历至少10秒时间。16.如申请专利范围第15项之方法,其中该原子力探针系于x-y方向扫描历至少1000至约10,000秒时间。17.如申请专利范围第1项之方法,其中该原子力探针包含单一梢端或多梢端。18.如申请专利范围第17项之方法,其中该梢端系涂布以导电材料。19.如申请专利范围第18项之方法,其中该导电材料为TiN或TiSi2。20.如申请专利范围第1项之方法,其中该接触步骤驱动杂质原子进入半导体基材内部至约0.5至约3毫微米深度。21.如申请专利范围第20项之方法,其中该接触步骤驱动杂质原子进入半导体基材内部至约2至约3毫微米深度。22.如申请专利范围第1项之方法,其中该物理接触步骤系实质上藉由机械手段达成。23.如申请专利范围第1项之方法,其中该物理接触步骤系实质上藉由机械及电气手段达成。24.如申请专利范围第1项之方法,其中该原子力探针系于z方向摆动且于x-y平面移动。25.如申请专利范围第24项之方法,其中该摆动系藉压电致动器监视。26.如申请专利范围第24项之方法,其中该于x-y平面的移动系藉雷射及光电侦测器控制。27.如申请专利范围第1项之方法,其中该GaAs基材之掺杂剂来源材料为由金属锌或锡或结晶性或多晶性矽或锗组成的薄膜。28.一种非同质接面半导体结构,包含一种半导体基材具有至少二掺杂接触区形成于其中,各该掺杂接触区隔开内部主动装置区,内部主动装置区包含攻入掺杂剂或带隙层,其系存在于半导体基材之横向方向;以及外部主动装置区形成于该半导体基材上位于内部主动装置区上方。29.如申请专利范围第28项之非同质接面半导体结构,其中该二掺杂接触区为源极/汲极或射极/集极区。30.如申请专利范围第28项之非同质接面半导体结构,其中该外部主动装置区为FET区。31.如申请专利范围第30项之非同质接面半导体结构,其中该FET区包含一闸极氧化物-多晶矽堆叠及侧壁氧化物间隔件。32.如申请专利范围第28项之非同质接面半导体结构,其中该半导体基材为选自由Si、Ge、SiGe、GaAs、InAs、InP及其他III/V族化合物半导体组成的组群中之一种半导体材料。33.如申请专利范围第32项之非同质接面半导体结构,其中该半导体基材为矽。34.如申请专利范围第28项之非同质接面半导体结构,其中该攻入掺杂剂层包含交替p-n-p或n-p-n区。35.如申请专利范围第28项之非同质接面半导体结构,其中该带隙层包含一价带阶层,一法米(Fermi)阶层及一导电带阶层,其中带阶层之某些区域比其他区域更为接近法米阶层,以及其中后述区域形成一横向量子井。36.如申请专利范围第28项之非同质接面半导体结构,其中该攻入掺杂剂或带隙层具有深度约1至3单层。图式简单说明:第一图为剖面图显示位于本发明之初步构造,包含掺杂剂/带隙来源材料层12形成于半导体基材10之表面上。第二图(a)-第二图(b)显示本发明之接触步骤之二幅不同透视图。第三图显示用于本发明将来自第一图所示初步构造之杂质原子驱入用之配置。第四图(a)-第四图(c)显示本发明之具体实施例,其中采用多梢端。第五图显示本发明应用于提供n-或p-FET『点熔接』之用途。换言之意图定位掺杂剂之局限区因而变更基材于该点紧邻附近之局部导电率。第六图为对各掺杂剂点熔接于Vd=0.05伏,汲极电流IdVgs相对于闸极电压Vgs之作图。第七图(a)及第七图(b)为本发明之非同质接面半导体结构之剖面图,该结构具有横向p-n-p接面形成于其中。第八图为本发明之非同质接面半导体结构之剖面图,该结构具有带隙区形成于其中。第九图为对标准FET及调变通道SixGel-x FET非同质结构之Id(安)相对于Vg(伏)之线图,例如第八图所示。 |
