| 主权项 |
1.一种半导体记忆装置,其形成于一半导体晶片上,具备由第1记忆单元集合所成之第1记忆单元阵列及由第2记忆单元集合所成之第2记忆单元阵列,其特征为:该第1记忆单元分别具有:各源极相互连接之第1电晶体与第2电晶体;及二电极之其一电极与该源极相连接之资料储存用之第1电容器,该第2记忆单元分别具有:第3电晶体;及与该第3电晶体之源极相连接之资料储存用之第2电容器,该第1记忆单元阵列具有:与该第1电晶体之汲极相连接之第1位元线;及与该第2电晶体之汲极相连接之第2位元线,该第2记忆单元阵列具有:与该第3电晶体之汲极相连接之第3位元线;与该第3电晶体相邻接之第4电晶体之汲极相连接,且与该第3位元线成对之第4位元线,该第1位元线与该第2位元线相互平行延伸,且该第3位元线与该第4位元线相互平行延伸,该第1位元线与该第2位元线之间距、该第3位元线与该第4位元线之间距相等。2.如申请专利范围第1项之半导体记忆装置,其更具备:第1感测放大器,一端侧与该第1位元线相连接;第2感测放大器,一端侧与该第2位元线相连接;第3感测放大器,一端侧与该第3位元线相连接;及资料传送机构,具有第1资料传送线及第2资料传送线,于该第1记忆单元阵列与该第2记忆单元阵列间,进行资料传送,该第1资料传送线介着开关,分别与该第1感测放大器之一端侧及该第3感测放大器之一端侧相连接,该第2资料传送线介着开关,分别与该第2感测放大器之他端侧及该第3感测放大器之他端侧相连接。3.如申请专利范围第1项之半导体记忆装置,其中,该第1记忆单元阵列构成快取记忆体之核心部,而该第2记忆单元阵列构成主记忆体之核心部。4.如申请专利范围第1项之半导体记忆装置,其中,该第1记忆单元阵列构成暂存器之核心部,而该第2记忆单元阵列构成主记忆体之核心部。5.如申请专利范围第1项之半导体记忆装置,其更具备:第1位元互补线,与该第1位元线成对;第2位元互补线,与该第2位元线成对;第1感测放大器,一端侧与该第1位元线相连接,而他端侧与该第1位元互补线相连接;及第2感测放大器,一端侧与该第2位元线相连接,而他端侧与该第2位元互补线相连接,该第1位元互补线系对着该第1感测放大器,延伸至该第1位元线之相反侧,该第2位元互补线系对着该第2感测放大器,延伸至该第2位元线之相反侧。6.如申请专利范围第1项之半导体记忆装置,其更具备:第1字元线,与该第1电晶体之闸极相连接;第2字元线,与该第2电晶体之闸极相连接;第3字元线,与该第3电晶体之闸极相连接;及第4字元线,与该第4电晶体之闸极相连接,该第1字元线与该第2字元线相互平行延伸,且该第3字元线与该第4字元线相互平行延伸,该第1字元线与该第2字元线之间距、及该第3字元线与该第4字元线之间距相等。图式简单说明:第一图:系为本发明第1实施形态之半导体记忆装置整体构成之方块图。第二图:系为本发明第1实施形态变形例之半导体记忆装置整体构成之方块图。第三图:系为本发明第2实施形态之半导体记忆装置整体构成之方块图。第四图:系为本发明第1实施形态之半导体记忆装置电路构造之示意图。第五图:(a)系为第四图中A部分之扩大详细图,表示2Tr1C型第1记忆单元阵列,(b)系为第四图中B部分之扩大详细图,表示1TrlC型第2记忆单元阵列。第六图:(a)系为表示2TrlC型第1记忆单元阵列配置之图型图,(b)系为表示1Tr1C型第2记忆单元阵列配置之图型图。第七图:(a)系为由第1记忆单元阵列将资料传送至第2记忆单元阵列之时序图,(b)系为由第2记忆单元阵列将料传送至第1记忆单元阵列之时序图。 |
