| 主权项 |
1.一种半导体记忆装置,其至少有部分指令之输入以及资料之写入和读出系与外部时脉同步而行的,且利用一以该外部时脉为触发源之内部动作同步脉冲,于行系指令输入后,以该内部动作同步脉冲为触发源,而在内部产生一与丛集长度相同数量的行动作同步脉冲,其特征在于具有:一在读出时会传送第一行动作同步脉冲的第一路径;一在写入时会传送一与该第一行动作同步脉冲不同之第二行动作同步脉冲的第二路径;以及一用以选择性地切换该第一路径与该第二路径的切换电路。2.如申请专利范围第1项之半导体记忆装置,其中还具有一用以控制该切换电路之行脉冲转移控制器。3.如申请专利范围第1项之半导体记忆装置,其中自一行指令输入周期之内部动作同步脉冲开始,至该第一行动作同步脉冲之作为第一次触发源之内部动作同步脉冲为止之脉冲数,与一至该第二行动作同步脉冲之作为第一次触发源之内部动作同步脉冲为止之脉冲数两者不同。4.如申请专利范围第1项之半导体记忆装置,其中一自一成为触发源之内部动作同步脉冲开始,至该第一行动作同步脉冲为止之延迟时间,与一自一成为触发源之内部动作同步脉冲开始,至该第二行动作同步脉冲为止之延迟时间两者不同。5.如申请专利范围第1项之半导体记忆装置,其中当CAS延迟为2时,行指令输入周期之内部动作同步脉冲成为读出时用之该第一行动作同步脉冲中的第一个触发源;当该CAS延迟为3时,行指令输入之下一周期的内部动作同步脉冲成为读出时用之行系同步脉冲之第一个触发源;而且写入时用之该第二行动作同步脉冲则不管CAS延迟为何,行指令输入周期之内部动作同步脉冲都成为写入时用之第二行动作同步脉冲之第一触发源。6.如申请专利范围第1项之半导体记忆装置,其中当CAS延迟为2时,行指令输入周期之内部动作同步脉冲成为读出时用之该第一行动作同步脉冲中的第一个触发源;当该CAS延迟为3时,行指令输入之下一周期的内部动作同步脉冲成为读出时用之行系同步脉冲之第一个触发源;而且写入时用之该第二行动作同步脉冲则不管CAS延迟为何,行指令输入之下一周期的内部动作同步脉冲都成为写入时用之第二行动作同步脉冲之第一触发源。7.如申请专利范围第1项之半导体记忆装置,其中当CAS延迟为2时,行指令输入周期之内部动作同步脉冲成为写入时用之该第二行动同步脉冲中的第一个触发源;当该CAS延迟为3时,行指令输入之下一周期的内部动作同步脉冲成为写入时用之行系同步脉冲之第一个触发源;而且读出时用之第一行动作同步脉冲不管CAS延迟为何,行指令输入周期之内部动作同步脉冲都成为读出时用之行动作同步脉冲之第一触发源。8.如申请专利范围第1项之半导体记忆装置,其中当CAS延迟为2时,行指令输入周期之内部动作同步脉冲成为写入时专用之该第一行动作同步脉冲中的第一个触发源;当CAS延迟为3时,行指令输入之下一周期的内部动作同步脉冲成为写入时用之行系同步脉冲之第一个触发源;而且读出时用之第一行动同步脉冲不管CAS延迟为何,行指令输入之下一周期的内部动作同步脉冲都成为读出时用之第一行动作同步脉冲之第一触发源。9.如申请专利范围第1项之半导体记忆装置,其中使用一与写入与读出专用行系同步脉冲同时变成有效,且在写入与读出动作中,对内部位址加以闩锁之脉冲。10.如申请专利范围第9项之半导体记忆装置,其中不管读出与写入,都使用一相同之位址闩锁用脉冲。11.如申请专利范围第10项之半导体记忆装置,其中在写入指令输入时,罩住位址闩锁用脉冲,而解除内部位址之闩锁。12.如申请专利范围第10项之半导体记忆装置,其中在读出指令输入时,罩住位址闩锁用脉冲,而解除内部位址之闩锁。13.一种半导体记忆装置,其至少有部分指令之输入以及资料之写入和读出系与外部时脉同步而行,且利用一以该部时脉作为触发源之内部动作同步脉冲,于行系电路活化之后,以该内部动作同步脉冲作为触发源,而在内部产生一与丛集长度相同数量的行动作同步脉冲,其特征在于具有包含:一第一脉冲产生器,以该外部时脉为触发源而在晶片内部产生一读出用第一行动作同步脉冲;一第二脉冲产生器,以该外部时脉为触发源而在晶片内部产生一写入用第二行动同步脉冲;一第一信号线,在读出时受施加一由该第一脉冲产生器所输出之读出用第一行动同步脉冲;一第二信号线,在写入时受施加一由该第二脉冲产生器所输出之写入用第二行动作同步脉冲;以及一行脉冲转移控制器,用以控制该等第一与第二行动作同步脉冲分别由该第一和第二脉冲产生器至该第一和第二信号线之转移。14.如申请专利范围第13项之半导体记忆装置,其中还包含:一设于该第一脉冲产生器与该第一信号线之间,且为该行脉冲转移控制器所控制之第一转移闸;以及一设于该第二脉冲产生器与该第二信号线之间,且为该行脉冲转移控制器所控制之第二转移闸。15.如申请专利范围第13项之半导体记忆装置,其中还包含一输入写入位址闩锁控制器,其仅在写入指令输入时,与行位址存取脉冲同时,活化核心路径位址闩锁罩幕脉冲,并罩住行位址闩锁脉冲,使输入缓冲器所存取得之位址,输出至核心路径。16.一种同步DRAM,其包含:一第一脉冲产生器,以外部时脉为触发源而在晶片内部产生一读出用第一行动同步脉冲;一第二脉冲产生器,以该外部时脉为触发源而在晶片内部产生一写入用第二行动作同步脉冲;一第一信号线,在读出时受施加一由该第一脉冲产生器所输出之读出用第一行动作同步脉冲;一第二信号线,在写入时受施加一由该第二脉冲产生器所输出之写入用第二行动作同步脉冲;一第一转移闸,设于该第一脉冲产生器与该第一信号线之间;一第二转移闸,设于该第二脉冲产生器与该第二信号线之间;以及一行脉冲转移控制器,用以控制该第一与第二转移闸并且控制该第一与第二行动作同步脉冲之分别由该第一与第二脉冲产生器至该第一与第二信号线之转移。17.如申请专利范围第16项之同步DRAM,其中还包含一延迟电路,其会对一因外部时脉之上升波缘所产生之脉冲信号加以延迟后,再送给该第一与第二脉冲产生器。18.如申请专利范围第16项之同步DRAM,其中还包含:一第一延迟电路,其会对一因外部时脉之上升波缘所产生之脉冲信号加以延迟后,再送给该第一脉冲产生器;以及一第二延迟电路,其会对一因该外部时脉之上升波缘所产生之该脉冲信号加以延迟后,再送给该第二脉冲产生器。19.如申请专利范围第16项之同步DRAM,其中还包含一输入写入位址闩锁控制器,其仅在写入指令输入时,与行位址存取脉冲同时,活化核心路径位址闩锁罩幕脉冲,并罩住行位址闩锁脉冲,而使输入缓冲器所存取得之位址,输出至核心路径。图式简单说明:第一图为用以说明习知半导体记忆装置者,且为一截取同步DRAM中与行系基本脉冲之控制有关的电路部来显示的方块图。第二图为用以说明习知半导体记忆装置者,且为一显示第一图所示电路中之输入行位址闩锁控制器之构成例的电路图。第三图为用以说明习知半导体记忆装置者,且为一显示第一图所示电路中之输入行脉冲转移控制器之构成例的电路图。第四图为第一图至第三图所示半导体记忆装置中当CAS延迟为2时之各信号波形图解化之时序图。第五图为第一图至第三图所示半导体记忆装置中当CAS延迟为3时之各信号波形图解化之时序图。第六图为用以说明当CAS延迟为2时之读出动作中有写入指令被插入时之动作的时序图。第七图为用以说明当CAS延迟为3时之读出动作中有写入指令被插入时之动作的时序图。第八图为一用以就一根据本发明之第一实施态样而成之半导体记忆装置作说明者,其为一显示同步DRAM之概略构成的方块图。第九图为一用以就一根据本发明之第一实施态样而成立之半导体记忆装置作说明者,其为一截取同步DRAM中与行系基本脉冲之控制有关之电路部而显示的方块图。第十图为一用以就一根据本发明之第一实施态样而成之半导体记忆装置作说明者,其为一显示第九图所示电路中之输入写入位址闩锁控制器之构成例的电路图。第十一图为一用以就一根据本发明之第一实施态样而成之半导体记忆装置作说明者,其为一显示第九图所示电路中之行脉冲转移控制器之构成例的电路图。第十二图为第九图至第十一图所示半导体记忆装置中当CAS延迟为3时且读出时,有写入指令被插入时之各信号波形之图解时序图。第十三图为一用以就一根据本发明之第二实施态样而成之半导体记忆装置作说明者,其为一截取同步DRAM中与行系基本脉冲之控制有关之电路部而显示的方块图。 |
