| 主权项 |
1.一种反及闸型非依电性记忆体,有数个记忆体单元在一记忆体阵列中串联地相连接之单元串者,包含;一感测电路有一正常电流电路连系至该记忆体单元,以及一感测电晶体用以感测在其连接点之电位;一第一基准电位在自该记忆体单元之正常电流电路之相对边上;以及一第二基准电位连接至该感测电晶体之源极,其中,于抹除验证操作中,该第一基准电位和第二基准电位系经控制至预定之正电位。2.如申请专利范围第1项请求项之非依电性记忆体,其中该第一和第二基准电位系经控制至接地线电位于正常读取及编程验证操作中。3.如申请专利范围第1项请求项之非依电性记忆体,其中该第一和第二基准电位系经控制至相同正电位于抹除验证操作中。4.如申请专利范围第1项请求项之非依电性记忆体,其中该记忆体单元系被驱动至负临限电压于编程操作中,此选择之记忆体单元有0V应用于其控制闸。5.一种反及闸型非依电性记忆体,有数个记忆体单元在一记忆体阵列中呈串联地相连接之单元串者,包含:一辅助记忆体单元用以贮存多余资讯或预定之资讯;一多余感测电路有一正常电流电路经连接至该辅助记忆体单元,以及一感测电晶体用以感测在其连接点处之电位;一第一基准电位在自该辅助记忆体单元之正常电流电路之相对边上;以及一第二基准电位用于该感测电晶体,其中,于抹除验证操作中,该第一基准电位和第二基准电位系经控制至预定之正电位。6.如申请专利范围第5项请求项之非依电性记忆体,其中该第一和第二基准电位系经控制至接地线电位于辅助记忆体单元之正常读取及编程验证操作中。7.如申请专利范围第5项请求项之非依电性记忆体,其中该第一和第二基准电位系经控制至相同正电位于抹除验证操作中。8.如申请专利范围第5项请求项之非依电性记忆体,其中该辅助记忆体单元系被驱动至负临限电压于抹除操作中,并至正临限电压于编程操作中,此选择之辅助记忆体单元有0V应于其控制闸。图式简单说明:第一图显示本具体例中84反及闸型快闪记忆体阵列和缓冲器结构;第二图显示本具体例中一转页缓冲器电路;第三图A至第三图C系一定时图供第二图之电路于读取,编程(写出)验证,以及抹除验证操作时之操作用者;第四图A至第四图B系一图表,显示第二图之电路之电压状况;第五图A至第五图B系本具体例中记忆体单元阵列和转页缓冲器之构造图;第六图系本具体例中多余记忆体单元之构造图;第七图A至第七图C系多余记忆体单元操作之一时序图;第八图A至第八图B系显示多余记忆体单元之第一范例图;第九图A至第九图B系显示多余记忆体单元之第二范例图;第十图系显示另一多余记忆体单元之感测放大图;第十一图A至第十一图B系显示第十图之电压状况之表;第十二图系一典型之反及闸型快闪记忆体之记忆体单元之一剖视图;第十三图系一图显示在一反及闸型快闪记忆体中单元串和转页缓冲器电路;以及第十四图A系一图显示一传统式多余资讯贮存电路;第十四图B系一表显示操作之电压。 |
