| 主权项 |
1.一种半导体记忆体,其系包括:正规解码器;用以补救前述正规解码器之固定备用解码器;与前述固定备用解码器有关联配置之固定记忆体;用以补救前述正规解码器之映射备用解码器;以及与前述映射备用解码器有关联配置,存储映射资料之映射记忆体者;其特征在于:在指定前述正规解码器之失效位址登录于前述固定记忆体情形下,前述正规解码器以前述固定备用解码器替换,在前述失效位址登录于前述映射记忆体,且前述映射资料指定前述映射备用解码器情形下,前述正规解码器以前述映射备用解码器替换。2.如申请专利范围第1项之半导体记忆体,其中在前述正规解码器连接于1条字线情形下,前述固定备用解码器及前述映射备用解码器二者,连接于1条备用字线。3.如申请专利范围第1项之半导体记忆体,其中在前述正规解码器连接于n(n为复数)条字线情形下,前述固定备用解码器及前述映射备用解码器均系连接于n条备用字线。4.如申请专利范围第1项之半导体记忆体,其中在前述固定记忆体及前述映射记忆体均系由非挥发性记忆体构成。5.一种半导体记忆体,其系包括:复数个记忆库,各记忆库具有正规解码器,用以补救前述正规解码器之固定备用解码器,与前述固定备用解码器有关联配置之固定记忆体,以及用以补救前述正规解码器之映射备用解码器;以及配置于前述复数记忆库外,登录映射解码器之映射记忆体;其特征在于;前述映射资料负责使给前述映射记忆体与前述复数记忆库一内之前述映射备用解码器有关联;在指定前述复记忆库之一内前述正规解码器之失效位址登录于前述映射记忆体情形下,前述正规解码器以前述映记忆体有关联之前述复数记忆库之一内前述映射备用解码器替换。6.如申请专利范围第5项之半导体记忆体,其中前述复数记忆库于写/读操作时实质上同时存取。7.如申请专利范围第5项之半导体记忆体,其中前述映射资料包含指定前述复数个记忆库之一之记忆库资料,以及指定所指定一记忆库内之前述映射备用解码器之备用解码器资料。8.如申请专利范围第5项之半导体记忆体,其进一步包括:根据前述映射资料,指定前述记忆库之一,并指定所指定一记忆库内前述映射备用解码器之指定用解码器;以及比较输入位址与前述失效位址,二者一致时,激活前述指定用解码器之失效位址重合检测器。9.如申请专利范围第8项之半导体记忆体,其中前述指定用资料藉复数个信号线连接于前述复数个记忆库,并激活前述复数个信号线中连接于前述映射资料所指定一记忆体之信号线。10.如申请专利范围第9项之半导体记忆体,其进一步包括非活化前述映射资料所指定一记忆库内之前述正规解码器之逻辑电路。11.如申请专利范围第5项之半导体记忆体,其进一步包括:根据前述映射资料,指定前述复数记忆库之一之指定用资料;比较输入位址与前述失效位址,于二者一致时,激活前述指定用资料之失效位址重合检测器;以及指定前述映射资料所指定一记忆库内之前述映射备用解码器之逻辑电路。12.如申请专利范围第11项之半导体记忆体,其中前述指定用资料藉复数信号线连接于前述复数记忆库,且激活前述复数信号线中连接于前述映射资料所指定一记忆库之信号线。13.如申请专利范围第12项之半导体记忆体,其进一步包括非活化前述映射资料所指定一记忆库内之前述正规解码器之逻辑电路。14.如申请专利范围第5项之半导体记忆体,其中前述复数记忆库中具有前述失效位址所指定前述正规解码器之记忆库与前述复数记忆库中具有与前述映射记忆体有关联之前述映射备用解码器之记忆库相同。15.如申请专利范围第5项之半导体记忆体,其中前述复数记忆库中具有前述失效位址所指定前述正规解码器之记忆库与前述复数记忆库中具有与前述映射记忆体有关联之前述映射备用解码器之记忆库彼此相异。16.如申请专利范围第5项之半导体记忆体,其中在前述正规解码器连接于1条字线情形下,前述固定备用解码器及前述映射备用解码器二者连接于1条备用字线。17.如申请专利范围第5项之半导体记忆体,其中在前述正规解码器连接于n(n为复数)条字线形下,前述固定备用解码器及前述映射备用解码器二者连接于n条备用字线。18.如申请专利范围第5项之半导体记忆体,其中前述固定记忆体及前述映射记忆体二者由非挥发性记忆体构成。19.一种半导体记忆体,其系包括:复数个记忆库,各记忆库具有正规解码器,用以补救前述正规解码器之固定备用解码器,与前述固定备用解码器有关联配置之固定记忆体,以及用以补救前述正规解码器之至少一映射备用解码器;以及配置于前述复数记忆库外,与前述映射备用解码器无关联,登录映射资料之至少一映射记忆体者;特征在于,前述至少一映射记忆体藉其所登录之前述映射资料,与至少一映射备用解码器有关联;于前述复数记忆库S数为2M(M为自然数),前述至少一映射备用解码器数为S1(S1为自然数),前述至少一映射记忆体数为L情形下,满足1≦L≦2MS1。20.如申请专利范围第19项之半导体记忆体,其中前述复数记忆库于写/读操作时,实质上同时存取。21.如申请专利范围第19项之半导体记忆体,其中前述映射资料包含指定前述复数个记忆库之一之记忆库资料,以及指定所指定一记忆库内之前述映射备用解码器之备用解码器资料。22.如申请专利范围第19项之半导体记忆体,其进一步包括:根据前述映射资料,指定前述复数记忆库之一,并指定所指定一记忆库内之前述映射备用解码器之指定用解码器;以及比较输入位址与前述失效位址,于二者一致时,激活前述指定用资料之失效位址重合检测器。23.如申请专利范围第22项之半导体记忆体,其中前述指定用资料藉复数信号线连接于前述复数个记忆库,并激活前述复数信号线中连接于前述映射资料所指定一记忆库之信号线。24.如申请专利范围第23项之半导体记忆体,其进一步包括激活前述映射资料所指定一记忆库内之前述正规解码器之逻辑电路。25.如申请专利范围第19项之半导体记忆体,其进一步包括:根据前述映射资料,指定前述复数个记忆库之一之指定用资料;比较输入位址与前述失效位址,于二者一致时,激活前述指定用解码器之失效位址重合检测器;以及指定前述映射资料所指定一记忆库内之前述映射备用资料之逻辑电路。26.如申请专利范围第25项之半导体记忆体,其中前述指定用解码器藉复数信号线连接于前述复数个记忆库,并激活前述复数个信号线中连接于前述映射资料所指定一记忆库之信号线。27.如申请专利范围第26项之半导体记忆体,其进一步包括非活化前述映射资料指定一记忆库内之前述正规资料之逻辑电路。28.如申请专利范围第19项之半导体记忆体,其中前述复数个记忆库中具有前述失效位址所指定前述正规解码器之记忆库与前述复数个记忆库中具有关联前述映射记忆体之前述映射备用解码器之记忆库相同。29.如申请专利范围第19项之半导体记忆体,其中前述复数个记忆库中具有前述失效位址所指定前述正规解码器之记忆库与前述复数记忆库中具有关联前述映射记忆体之前述映射备用解码器之记忆库彼此相异。30.如申请专利范围第19项之半导体记忆体,其中在前述正规解码器连接于1条字线情形下,前述固定备用解码器及前述映射备用解码器均系连接于1条备用字线。31.如申请专利范围第19项之半导体记忆体,其中在前述正规解码器连接于n(n为复数)条字线S情形下,前述固定备用解码器及前述映射备用解码器均系连接于n条备用字线S。32.如申请专利范围第19项之半导体记忆体,其中前述固定记忆体及前述映射记忆体均系由非挥发性记忆体构成。33.一种半导体记忆体,其系包括:复数个记忆库,各记忆库具有正规解码器,以及用以补救前述正规解码器之正少一映射备用解码器;以及与前述映射备用解码器无关联,配置于前述复数记忆库外,登录映射资料之至少一映射记忆体者;其特征在于:前述至少一个映射记忆体藉其所登录之前述映射资料,与前述至少一个映射备用解码器有关联;于前复数个记忆库数为2M(M为自然数),前述至少一映射备用解码器数为S1(S1为自然数),前述至少一映射记忆体数为L情形下,满足1≦L≦2MS1。34.如申请专利范围第1项之半导体记忆体,其中在前述正规解码器连接于1条行选择线情形下,前述固定备用解码器及前述映射备用解码器均系连接于1条备用行选择线。35.如申请专利范围第1项之半导体记忆体,其中在前述正规解码器连接于n(n为复数)行选择线情形下,前述固定备用解码器及前述映射备用解码器均系连接于n条备用行选择线。36.如申请专利范围第5项之半导体记忆体,其中在前述正规解码器连接于1条行选择线情形下,前述固定备用解码器及前述映射备用解码器均系连接于1条备用行选择线。37.如申请专利范围第5项之半导体记忆体,其中在前述正规解码器连接于n(n为复数)条行选择线情形下,前述固定备用解码器及前述映射备用解码器均系连接于n条备用行选择线。38.如申请专利范围第19项之半导体记忆体,其中在前述正规解码器连接于1条行选择线情形下,前述固定备用解码器及前述映射备用解码器均系连接于1条备用行选择线。39.如申请专利范围第19项之半导体记忆体,其中在前述正规解码器连接于n(n为复数)条行选择线情形下,前述固定备用解码器及前述映射备用解码器均系连接于n条备用行选择线。40.一种半导体记忆体,其系包括:记忆单元阵列,其具有配列成行及列之复数之记忆单元;复数之正规解码器;及冗余系统,其系用以替换该记忆单元阵列中之缺陷记忆单元,该冗余系统具有:复数之固定备用解码器,其系用以替换该正规解码器;复数之固定储存电路,其系各用以储存指定至该缺陷记忆单元之失效位址,该固定储存电路各与该固定备用解码器关联配置;复数之映射备用解码器,其系用以替换该正规解码器;及复数之映射储存电路,其系各用以储存指定至该缺陷记忆单元之该失效位址,及储存与该映射备用解码器关联之映射资讯,该映射储存电路系与该映射备用解码器独立配置;其特征在于:在指定该缺陷记忆单元之该失效位址登录于该固定储存电路之情况下,该正规解码器以该固定备用解码器替换,且在指定该缺陷记忆单元之该失效位址登录于该映射储存电路之情况下,该正规解码器以该映射备用解码器替换。41.如申请专利范围第40项之半导体记忆体,其中在每一个该正规解码器系连接至n条字线之情况下,该固定备用解码器及该映射备用解码器中之每一个皆各系连接至n(n为复数)条备用字线。42.如申请专利范围第40项之半导体记忆体,其中该映射储存电路数目比该映射备用解码器数目小。43.如申请专利范围第40项之半导体记忆体,其中在储存于该映射储存电路中之指定该缺陷记忆单元之该失效位址,与一输入位址匹配之情况下,该映射储存电路各输出一替换控制信号。44.如申请专利范围第43项之半导体记忆体,其中该映储存电路包括:位址编目用熔丝电路,其系用以储存指定该缺陷记忆单元之该失效位址;映射熔丝电路,其系用以储存表示与该映射备用解器之关联之映射资讯;位址匹配检测电路,其系用以检测储存于该位址编目用熔丝电路之该失效位址是否与该输入位址匹配;解码器,其系在该位址匹配检测电路输出指示该等位址互相匹配之信号之情况下,用以解码该映射熔丝电路之输出信号,以产生该替换控制信号。45.如申请专利范围第44项之半导体记忆体,其中该固定储存电路及该映射储存电路皆系由非挥发性记忆体构成。46.一种半导体记忆体,其特征在于包括:第1记忆单元阵列,其系具有配列成行及列之复数之记忆单元,该第1记忆单元系包含于第1记忆库;第2记忆单元阵列,其系具有配列成行及列之复数之记忆单元,该第2记忆单元系包含于第2记忆库;复数之第1正规解码器,其系包含于第1记忆库;复数之第2正规解码器,其系包含于第2记忆库;及冗余系统,其系用以替换包含于该第1记忆单元阵列之第1缺陷记忆单元及包含于该第2记忆单元阵列之第2缺陷记忆单元,该冗余系统包括:复数之第1固定备用解码器,其系用以替换该第1正规解码器;复数之第1固定储存电路,其系各用以储存指定该第1缺陷记忆单元之第1失效位址,该第1固定储存电路系各与该第1固定备用解码器关系配置;复数之第2固定备用解码器,其系用以替换该第2正规解码器;复数之第2固定储存电路,其系各用以储存指定该第2缺陷记忆单元之第2失效位址,该第2固定储存电路系与该第2固定备用解码器关联配置;复数之第1映射备用解码器,其系用以替换该第1正规解码器;复数之第2映射备用解码器,其系用以替换该第2正规解码器;及复数之映射储存电路,其系各用以储存指定该第1缺陷记忆单元或第2缺陷记忆单元之失效位址,该映射储存电路系与该第1映射备用解码器及第2映射备用解码器独立配置,该映射储存电路系用以替换该第1正规解码器及第2正规解码器中之任一者。47.如申请专利范围第46项之半导体记忆体,其中该映射储存电路亦储存表示与该第1映射备用解码器及第2映射备用解码器关联之映射资讯。48.如申请专利范围第46项之半导体记忆体,其中在储存于该映射储存电路内之该失效位址与一输入位址匹配之情况下,该映射储存电路各输出一替换控制信号。49.如申请专利范围第48项之半导体记忆体,其中该映射储存电路各系包括:位址编目用熔丝电路,其系用以储存该失效位址;熔丝电路,其系用以储存映射资讯,其系表示与该第1映射备用解码器及第2备用解码器关联者;位址匹配检测电路,其系用以检测储存于该位址编目用熔丝电路之该失效位址是否与该输入位址匹配;及解码器,其系在该位址匹配检测电路输出指示该等位址互相匹配之信号之情况下,用以解码该映射熔丝电路之输出信号,以产生该替换控制信号。50.如申请专利范围第49项之半导体记忆体,其中该固定储存电路及该映射储存电路皆系由非挥发性记忆体构成。51.如申请专利范围第50项之半导体记忆体,其中该第1及第2记忆库于写/读操作时实质上同时存取。52.如申请专利范围第47项之半导体记忆体,其中该映射储存电路各系包括:指定(specification)解码器,其系用以基于该映射资讯,指定该第1记忆库及该第2记忆库中之1个,及指定该第1映射备用解码器及该第2映射备用解码器中之1个;及失效位址重合检测器,其系用以将输入位址与该失败位址做比较,并于该两位址一致时激活该指定解码器。53.如申请专利范围第52项之半导体记忆体,其中该指定解码器由第1及第2信号线连接于该第1记忆库及该第2记忆库,并激活连接至由该映射资讯所指定之记忆库之该第1及第2信号线中之1条。54.如申请专利范围第47项之半导体记忆体,其中该映射储存电路各系包括:指定解码器,其系用以基于该映射资料指定该第1记忆库及该第2记忆库中之1个;失效位址重合检测器,其系用以比较输入位址及该失效位址,并于两位址一致时激活该指定解码器;及逻辑电路,其系用以基于该映射资讯,指定该第1映射备用解码器及该第2映射备用解码器中之1个。55.如申请专利范围第54项之半导体记忆体,其中该指定解码器由第1及第2信号线连接于该第1记忆库及该第2记忆库,并激活连接至由该映射资讯所指定之记忆库之该第1及第2信号线中之1条。56.一种半导体记忆体,其系包括:记忆单元阵列,其具有配列成行及及列之复数之记忆单元,该记忆单元阵列系被分割为复数个记忆库;复数个正规解码器;及冗余系统,其系用以替换该记忆单元阵列中之缺陷记忆单元,该冗余系统具有:复数之固定备用解码器,其系用以替换该正规解码器;复数之固定储存电路,其系各用以储存指定至该缺陷记忆单元之失效位址,该固定储存电路各与该固定备用解码器关联配置;复数之映射备用解码器,其系用以替换该正规解码器;及复数之映射储存电路,其系各用以储存指定至该缺陷记忆单元之该失效位址,及储存与该映射备用解码器关联之映射资讯,该映射储存电路系与该映射备用解码器独立配置;其特征在于:该映射储存电路依据该映射资讯,以该映射备用解码器替换在该记忆库之任一者中之该正规解码器。57.如申请专利范围第56项之半导体记忆体,其中在储存于该映射储存电路内之该失效位址与一输入位址匹配之情况下,该映射储存电路各输出一替换控制信号。58.如申请专利范围第57项之半导体记忆体,其中该映射储存电路各系包括:位址编目用熔丝电路,其系用以储存指定该缺陷记忆单元之该失效位址;熔丝电路,其系用以储存映射资讯,其系表示与该映射备用解码器关联者;位址匹配检测电路,其系用以检测储存于该位址编目用熔丝电路之该失效位址是否与该输入位址匹配;及解码器,其系在该位址匹配检测电路输出指示该等位址互相匹配之信号之情况下,用以解码该映射熔丝电路之输出信号,以产生该替换控制信号。59.如申请专利范围第58项之半导体记忆体,其中该映射储存电路各储存用以指定该记忆库之中之1个的记忆库资料。60.如申请专利范围第59项之半导体记忆体,其中该固定储存电路及该映射储存电路皆系由非挥发性记忆体构成。61.如申请专利范围第60项之半导体记忆体,其中该第1及第2记忆库于写/读操作时实质上同时存取。62.如申请专利范围第56项之半导体记忆体,其中该映射储存电路各系包括:指定(specification)解码器,其系用以基于该射资讯,指定该复数之记忆库中之1个,及指定该映射备用解码器中之1个;及失效位址重合检测器,其系用以将输入位址与该失效位址做比较,并于该两位址一致时激活该指定解码器。63.如申请专利范围第62项之半导体记忆体,其中该指定解码器由复数之信号线连接于该复数之记忆库,并激活连接至由该映射资讯所指定之记忆库之该复数之信号线之1条。64.如申请专利范围第56项之半导体记忆体,其中该映射储存电路各系包括:指定解码器,其系用以基于该映射资料指定该复数之记忆库中之1个;失效位址重合检测器,其系用以比较输入位址及该失效位址,并于两位址一致时激活该指定解码器;及逻辑电路,其系用以基于该映射资讯,指定该复数之映射备用解码器中之1个。65.如申请专利范围第64项之半导体记忆体,其中该指定解码器由复数之信号线连接于该复数之记忆库,并激活连接至由该映射资讯所指定之记忆库之该复数之信号线之1条。图式简单说明:第一图系显示习知半导体记忆体之图式;第二图系显示第一图之固定熔丝组之例子之图式;第三图系显示第二图之熔丝单元之例子之图式;第四图系显示第一图之子阵列及其近傍之图式;第五图系显示本发明半导体记忆体之第1例之图式;第六图系显示第五图之映射熔丝组之第1例之图式;第七图系显示第六图之解码器例之图式;第八图系显示第五图之映射熔丝组之第2例之图式;第九图系显示第八图之解码器例2图式;第十图系显示第五图之固定熔丝组之例子之图式;第十一图系显示本发明半导体记忆体之第2例之图式;第十二图系显示第十一图之映射熔丝组之第1例之图式;第十三图系显示第十二图之解码器之例子之图式;第十四图系显示第十一图之映射熔丝组之第2例之图式;第十五图系显示第十四图之解码器例之图式。 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