| 摘要 |
<p>본 발명은 살리사이드와 폴리사이드를 각각 특성에 맞게 동시에 형성할 수 있도록한 반도체 소자의 실리사이드층 형성 방법에 관한 것으로, 주변 회로 영역과 셀 영역을 갖는 반도체 기판상에 게이트 전극을 형성하는 단계;상기 게이트 전극을 포함하는 전면에 제 1 산화막,나이트라이드층을 차례로 형성하는 단계;상기 나이트라이드층이 형성된 전면에 게이트 전극들을 완전히 덮을 수 있을 정도의 충분한 두께로 제 2 산화막을 형성하고 평탄화하여 게이트 전극 상부면의 나이트라이드층을 노출시키는 단계;상기 셀 영역상에만 PR 패턴층을 형성하고 이를 이용하여 주변 회로 영역에 잔류하는 제 2 산화막을 제거하는 단계;상기 PR 패턴층을 제거하고 노출된 나이트라이드층을 제거하고 주변 회로 영역의 게이트 전극 측면에 게이트 측벽을 형성하는 단계;전면에 고융점 금속층 및 캡핑층을 형성하고 실리사이드 공정을 진행하여 주변 회로 영역에는 살리사이드층을, 셀 영역의 게이트 전극 상부면에는 폴리사이드층을 형성하는 단계를 포함한다.</p> |
