| 主权项 |
1.一种半导体模组用基体板,其系包含有:一绝缘基板(1),其系具有可配置半导体晶片(10,10b,10v,10w)的半导体晶片配置领域(2);复数个内导线部(5),其系分别用以与配置于上述各半导体晶片配置领域之半导体晶片的复数个电极端子电气连接,据以构成一半导体模组(100,100b,600,700,701,702);复数个外导线部(6),其系形成于上述绝缘基板之半导体晶片配置领域的相对面上;及复数个连接部(7),其系形成于上述绝缘基板的侧壁面上,用以分别连接上述内导线部(5)及外导线部(6)。2.如申请专利范围第1项所述之半导体模组用基体板,其中该半导体晶片配置领域中系设有一大小可容纳上述半导体晶片的凹部(9)。3.如申请专利范围第1或2项所述之半导体模组用基体板,其中该绝缘基板上系设有贯通孔(3,3b,3c,3f,3g,3j,3k),而上述该等连接部系设于该贯通孔的侧壁面上。4.如申请专利范围第3项所述之半导体模组用基体板,其中该绝缘基板上的贯通孔(3b,3c,3k)系配置于上述矩形之半导体晶片配置领域之相向的两边。5.如申请专利范围第3项所述之半导体模组用基体板,其中该绝缘基板上的贯通孔(3)系配置于上述矩形之半导体晶片配置领域的四边。6.如申请专利范围第1或2项所述之半导体模组用基体板,其中该绝缘基板端缘系设有凹陷部(3e,3h),而上述该等连接部系设于该凹陷部的侧壁面上。7.如申请专利范围第1或2项所述之半导体模组用基体板,其中该等连接部系设于上述绝缘基板端缘的侧壁面上。8.如申请专利范围第1或2项所述之半导体模组用基体板,其中该等内导线部中的每一导线部系自上述复数个连接部而朝该半导体晶片配置领域延伸配置;同时该等外导线部中的每一导线部系自上述复数个连接部而朝该基体板底部之对应半导体晶片配置领域的区域延伸配置。9.如申请专利范围第3项所述之半导体模组用基体板,其中该等内导线部中的每一导线部系自上述复数个连接部而朝该半导体晶片配置领域相反侧延伸配置;同时该等外导线部中的每一导线部系自上述复数个连接部而朝该基体板底部之对应半导体晶片配置领域的相反侧区域延伸配置。10.一种半导体模组用基体板之制造方法,其系为申请专利范围第1~9项中任一项所述之半导体模组用基体板的制造方法,其特征在于:先在上述绝缘基板之两面及上述绝缘基板之侧壁面上设置一金属层,之后再于该金属层上形成一感光性光阻膜,之后对上述所形成感光性光阻膜部份曝光,并予以显像,接着,将应残留作为上述内导线部及外导线部的部份、以及应残留作为上述侧壁面之连接部的部份作为蚀刻光阻层而其图样化,之后,将上述金属层未覆盖有蚀刻光阻层的部份以蚀刻的方式除去,之后再除去上述蚀刻光阻层,据以形成上述内导线部、外导线部、以及连接部。11.一种半导体模组用基体板之制造方法,其系为申请专利范围第1~9项中任一项所述之半导体模组用基体板的制造方法,其特征在于:先在上述绝缘基板之两面及上述绝缘基板之侧壁面上形成一感光性光阻膜,之后,对上述所形成感光性光阻膜部份曝光,再予以显像,接着,将不要作为上述内导线部及外导线部的部份、以及不要作为上述侧壁面之连接部的部份作为电镀光阻层并使其图样化,之后,再进行无电解电镀或电解电镀,据此,而在未覆盖电镀光阻层的绝缘基板之两面及绝缘基板之侧壁面上形成上述内导线部、外导线部、以及连接部。12.如申请专利范围第10项所述之半导体模组用基体板之制造方法,其中,在将上述蚀刻光阻层图样化时,若上述感光性光阻膜系为光硬化型材料时,其系将一可使光透过用以形成上述内导线部之导线图样形成部(33a)及形成上述连接部的连接部图样形成部(33b),而其他部份则不会让光透过的第1罩幕(33)、以及一可使入射光产生散射及折射并使其自入射侧之反向射出的光控制板(34)重叠于上述基板的一面上,并进行曝光,同时,将一可使光透过用以形成上述外导线部之导线图样形成部(33c)及形成上述连接部的连接部图样形成部(33d),而其他部份则不会让光透过的第2罩幕(33)、以及一可使入射光产生散射及折射并使其自入射侧之反向射出的光控制板(34)重叠于上述基板的另一面上,并进行曝光,之后使上述感光性光阻膜中有曝光的部份硬化,并对上述感光性光阻膜进行显像,之后再将硬化以外的未硬化部份除去,据以在形成内导线部、外导线部、以及连接部的部份上形成上述蚀刻光阻层。13.如申请专利范围第10项所述之半导体模组用基体板之制造方法,其中,在将上述蚀刻光阻层图样化时,若上述感光性光阻膜系为光分解型材料时,其系将一可使光受到用以形成上述内导线部之导线图样形成部(33a)及形成上述连接部的连接部图样形成部(33b)遮蔽,而其他部份则会让光透过的第3罩幕(33)、以及一可使入射光产生散射及折射并使其自入射侧之反向射出的光控制板(34)重叠于上述基板的一面上,并进行曝光,同时,将一可使光受到用以形成上述外导线部之导线图样形成部(33c)及形成上述连接部的连接部图样形成部(33d)遮蔽,而其他部份则会让光透过的第4罩幕(33)、以及一可使入射光产生散射及折射并使其自入射侧之反向射出的光控制板(34)重叠于上述基板的另一面上,并进行曝光,之后使上述感光性光阻膜中有曝光的部份光分解,并对上述感光性光阻膜进行显像,之后再将光分解的部份除去,据以在形成内导线部,外导线部、以及连接部的部份上形成上述蚀刻光阻层。14.如申请专利范围第10项所述之半导体模组用基体板之制造方法,其中,在将上述蚀刻光阻层图样化时,若上述感光性光阻膜系为光硬化型材料时,其系将一可使光透过用以形成上述内导线部或外导线部之导线图样形成部(33a)及形成上述连接部的连接部图样形成部(33b),而其他部份则不会让光透过的第5罩幕(33)、以及一可使入射光产生散射及折射并使其自入射侧之反向射出的光控制板(34)重叠于上述基板的一面上,并进行曝光,同时,将一可使光透过用以形成上述内导线部或外导线部之导线图样形成部(33c),而其他部份则不会让光透过的第6罩幕(33)重叠于上述基板的另一面上,并进行曝光,之后使上述感光性光阻膜中有曝光的部份硬化,并对上述感光性光阻膜进行显像,之后再将硬化以外的未硬化部份除去,据以在形成内导线部、外导线部、以及连接部的部份上形成上述蚀刻光阻层。15.如申请专利范围第10项所述之半导体模组用基体板之制造方法,其中,在将上述蚀刻光阻层图样化时,若上述感光性光阻膜系为光分解型材料时,其系将一可使光受到用以形成上述内导线部或外导线部之导线图样形成部(33a)及形成上述连接部的连接部图样形成部(33b)遮蔽,而其他部份则会让光透过的第7罩幕(33)、以及一可使入射光产生散射及折射并使其自入射侧之反向射出的光控制板(34)重叠于上述基板的一面上,并进行曝光,同时,将一可使光受到用以形成上述内导线部或外导线部之导线图样形成部(33c)及重叠于贯通孔(3)的部份(33e)遮蔽,而其他部份则会让光透过的第8罩幕(33)叠合于上述基板的另一面上,并进行曝光,之后使上述感光性光阻膜中有曝光的部份光分解,并对上述感光性光阻膜进行显像,之后再将光分解的部份除去,据以在形成内导线部、外导线部、以及连接部的部份上形成上述蚀刻光阻层。16.如申请专利范围第11项所述之半导体模组用基体板之制造方法,其中,在将上述电镀光阻层图样化时,若上述感光性光阻膜系为光硬化型材料时,其系将一不使光透过用以形成上述内导线部之导线图样形成部(33a)及形成上述连接部的连接部图样形成部(33b),而其他部份则会让光透过的第9罩幕(33)、以及一可使入射光产生散射及折射并使其自入射侧之反向射出的光控制板(34)重叠于上述基板的一面上,并进行曝光,同时,将一不使光透过用以形成上述外导线部之导线图样形成部(33c)及形成上述连接部的连接图样形成部(33d),而其他部份则会让光透过的第10罩幕(33)、以及一可使入射光产生散射及折射并使其自入射侧之反向射出的光控制板(34)重叠于上述基板的另一面上,并进行曝光,之后使上述感光性光阻膜中有曝光的部份硬化,并对上述感光性光阻膜进行显像,之后再将硬化以外的未硬化部份除去,据以在形成内导线部、外导线部、以及连接部的部份上形成上述电镀光阻层。17.如申请专利范围第11项所述之半导体模组用基体板之制造方法,其中,在将上述电镀光阻层图样化时,若上述感光性光阻膜系为光分解型材料时,其系将一可使光透过用以形成上述内导线部之导线图样形成部(33a)及形成上述连接部的连接部图样形成部(33b)的部份,而其他部份则可遮蔽光的第11罩幕(33)、以及一可使入射光产生散射及折射并使其自入射侧之反向射出的光控制板(34)重叠于上述基板的一面上,并进行曝光,同时,将一可使光透过用以形成上述外导线部之导线图样形成部(33c)及形成上述连接部的连接部图样形成部(33d)的部份,而其他部份则可遮蔽光的第12罩幕(33)、以及一可使入射光产生散射及折射并使其自入射侧之反向射出的光控制板(34)重叠于上述基板的另一面上,并进行曝光,之后使上述感光性光阻膜中有曝光的部份光分解,并对上述感光性光阻膜进行显像,之后再将光分解的部份除去,据以在形成内导线部、外导线部、以及连接部的部份上形成上述电镀光阻层。18.如申请专利范围第11项所述之半导体模组用基体板之制造方法,其中,在将上述电镀光阻层图样化时,若上述感光性光阻膜系为光硬化型材料时,其系将一不使不透过用以形成上述内导线部或外导线部之导线图样形成部(33a)及形成上述连接部的连接部图样形成部(33b)的部份,而其他部份则会让光透过的第13罩幕(33)、以及一可使入射光产生散射及折射并使其自入射侧之反向射出的光控制板(34)重叠于上述基板的一面上,并进行曝光,同时,将一不使光透过用以形成上述内导线部或外导线部之导线图样形成部(33c)及重叠于贯通孔(3)的部份(33e),而其他部份则会让光透过的第14罩幕(33)重叠于上述基板的另一面上,并进行曝光,之后使上述感光性光阻膜中有曝光的部份硬化,并对上述感光性光阻膜进行显像,之后再将硬化以外的未硬化部份除去,据以在形成内导线部、外导线部、以及连接部的部份上形成上述电镀光阻层。19.如申请专利范围第11项所述之半导体模组用基体板之制造方法,其中,在将上述电镀光阻层图样化时,若上述感光性光阻膜系为光分解型材料时,其系将一可使光透过用以形成上述内导线部或外导线部之导线图样形成部(33a)及形成上述连接部的连接部图样形成部(33b)的部份,而其他部份则可遮蔽光的第15罩幕(33)、以及一可使入射光产生散射及折射并使其自入射侧之反向射出的光控制板(34)重叠于上述基板的一面上,并进行曝光,同时,将一可使光透过用以形成上述内导线部或外导线部之导线图样形成部(33c)的部份,而其他部份则可遮蔽光的第16罩幕(33)叠合于上述基板的另一面上,并进行曝光,之后使上述感光性光阻膜中有曝光的部份光分解,并对上述感光性光阻膜进行显像,之后再将光分解的部份除去,据以在形成内导线部、外导线部、以及连接部的部份上形成上述电镀光阻层。20.如申请专利范围第1项所述之半导体模组用基体板,其中,在该半导体晶片配置领域中系设有一大小与上述半导体晶片相同或较其大的金属导体部(800A、800B、800C、800D、800F、800G、810.820)。21.如申请专利范围第1项所述之半导体模组用基体板,其中,在该半导体晶片配置领域中系设有一大小与上述半导体晶片相同或较其大的第1金属导体部810,同时,介由该绝缘基板,且相对于该绝缘基板表面之第1金属导体部,而在该绝缘基板之底面的领域上设有一第2金属导体部820,其中,该第1金属导体部810与第1金属导体部820系藉由一贯空孔810a所连结。22.如申请专利范围第21项所述之半导体模组用基体板,其中,用以连结该第1金属导体部810与第1金属导体部820的贯空孔810a之孔中系充填有树脂(830)。23.如申请专利范围第22项所述之半导体模组用基体板,其中,充填有树脂之贯空孔810a,以及由贯空孔810a所连结之第1金属导体部810与第1金属导体部820上系更分别配置有一金属层(840.841),该等金属层系覆盖在该第1金属导体部810与第1金属导体部820,以及充填有树脂之贯空孔810a的孔部上。24.如申请专利范围第20项所述之半导体模组用基体板,其中,部份的内导线部及外导线部系延伸到该半导体晶片配置领域处,据以形成一大小系可载置上述半导体晶片的金属导体部(800x)。25.一种半导体基体板,其系于一绝缘基板上开设贯通孔,而将连接部设于与半导体晶片配置领域侧相对之贯通孔侧壁面上,而其内导线部系朝远离该连接部之方向而设,且该外导线部系由对应于半导体晶片配置领域底面的领域朝远离该连接部之方向而设,其特征在于:该半导体晶片配置领域上系设有一金属导体部(800C)。26.一种半导体基体板,其系于一绝缘基板上开设贯通孔,而将连接部设于与半导体晶片配置领域侧相对之贯通孔侧壁面上,而其内导线部系朝远离该连接部之方向而设,且该外导线部系由对应于半导体晶片配置领域底面的领域朝远离该连接部之方向而设,其特征在于:在靠近半导体晶片配置领域侧的贯通孔侧壁面上系设有不会与上述连接部相接触的另一连接部(851),且在该半导体晶片配置领域上系设有一金属导体部(850),同时在该半导体晶片配置领域底面所对应的领域上系设有一金属层部(852),其中,该金属导体部与金属层部系由上述另一连接部所连结。27.如申请专利范围第25或26项所述之基体板,其中,该贯通孔中系充填有树脂。28.如申请专利范围第20项所述之半导体模组用基体板,其中,配置于用以形成内导线部之基体板的一侧面上的金属导体部之表面形状系为平面。29.如申请专利范围第20项所述之半导体模组用基体板,其中,配置于用以形成内导线部之基体板的一侧面上的金属导体部之平面上系具有细微凹凸或图样化凹部。30.一种半导体模组,其特征在于:该半导体模组系藉由将上述半导体晶片配置于申请专利范围第1~9及20~28项中任一项所述之基体板中的半导体晶片配置领域上,且将该半导体晶片之复数个电极端子分别与上述复数个内导线部电气连接,据以形成者。31.一种半导体模组,其特征在于:该半导体模组系藉由将上述半导体晶片配置于申请专利范围第1~9及20~28项中任一项所述之基体板中的半导体晶片配置领域上,且藉由引线(11)将该半导体晶片之复数个电极端子分别与上述复数个内导线部电气连接,据以形成者。32.一种半导体模组,其特征在于:该半导体模组系藉由将上述半导体晶片配置于申请专利范围第1~9及20~28项中任一项所述之基体板中的半导体晶片配置领域上,且将形成于该半导体晶片之复数个电极端子上的突起物(40)分别与上述复数个内导线部电气连接,据以形成者。33.一种半导体模组,其特征在于:该半导体模组系藉由将上述半导体晶片配置于申请专利范围第1~9及20~28项中任一项所述之基体板中的半导体晶片配置领域上,且藉由异方导电接合剂(42)而将该半导体晶片之复数个电极端子分别与上述复数个内导线部电气连接,据以形成者。34.一种半导体模组,其特征在于:其系将上述半导体晶片收容并保持于申请专利范围第1~9及20~28项中任一项所述之基体板中之半导体晶片配置领域的凹部内。35.一种半导体模组,其特征在于:该半导体模组系藉由将上述半导体晶片配置于申请专利范围第1~9及20~28项中任一项所述之基体板中的半导体晶片配置领域上,且将该半导体晶片之复数个电极端子分别与上述复数个内导线部电气连接,之后,再因应每一半导体晶片配置领域而将其切断,据以形成者。图式简单说明:第一图为本发明之第1实施例中的半导体模组用基体板表面的斜视说明图。第二图为第一图所示之基体板底面的斜视说明图。第三图为第一图中III-III线处的剖面图。第四图A,第四图B,第四图C,第四图D系分别为上述第1实施例之半导体模组用基体板上贯通孔的各种变形例的平面图。第五图为上述第1实施例之变形例中之基体板表面的斜视说明图。第六图为于第1实施例之半导体模组制造步骤中,将6个半导体晶片载置于6个半导体晶片配置领域上所获致之半导体模组集合体的斜视说明图。第七图为于第1实施例之半导体模组制造步骤中,将载置于半导体组集合体中的各半导体模组之半导体晶片配置领域上的半导体晶片加以封止,而获致的半导体封装集合体的斜视说明图。第八图为系表示自基体板上,将在第七图所制造的半导体封装集合体一次切离一个半导体封装体之状态的斜视图。第九图系表示于上述第1实施例之变形例的半导体模组制造步骤中,自基体板上,一次切离一个半导体模组用基台之状态的斜视图。第十图为将半导体晶片载置于第九图中自基体板所切离的半导体模组用基台之半导体配置领域上,所获得的半导体模组斜视说明图。第十一图为将第十图所示之半导体模组封止后所得之半导体封装体的斜视说明图。第十二图为第十图所示之半导体模组的剖面图。第十三图为将2个第十图之半导体晶片载置于基台上之状态下的多晶片半导体模组的斜视图。第十四图为本发明之第2实施例中的半导体模组用基体板表面的斜视说明图。第十五图为第十四图中所示之XV-XV线处的剖面图。第十六图为第十四图所示之第2实施例中的半导体模组用基体板底面的斜视说明图。第十七图为第2实施例之变形例中的半导体模组用基体板表面的斜视说明图。第十八图为于第2实施例之半导体模组制造步骤中,将6个半导体晶片载置于6个半导体晶片配置领域上,所获致之半导体模组集合体的斜视说明图。第十九图为于第2实施例之半导体模组制造步骤中,将载置于半导体模组集合体中的各半导体模组之半导体晶片配置领域上的半导体晶片加以封止,而获致的半导体封装集合体的斜视说明图。第二十图为系表示自基体板上,将在第十九图所制造的半导体封装集合体一次切离一个半导体封装体之状态的斜视图。第二十一图系表示于上述第2实施例之变形例的半导体模组制造步骤中,自基体板上,一次切离一个半导体模组用基台之状态的斜视图。第二十二图为将半导体晶片载置于第二十一图中自基体板所切离的半导体模组用基台之半导体配置领域上,所获得的半导体模组斜视说明图。第二十三图为将第二十二图所示之半导体模组封止后所得之半导体封装体的斜视说明图。第二十四图为将2个半导体晶片载置于基台上之状态下的多晶片半导体模组的斜视图。第二十五图为于使用本发明之第3实施例之半导体模组用基体板的半导体模组制造步骤中,将6个半导体晶片载置于6个半导体晶片配置领域上,所获致之半导体模组集合体的斜视说明图。第二十六图为本发明之第3实施例之变形例的半导体模组用基体板的平面图。第二十七图为于使用本发明之第3实施变形例之半导体模组用基体板的半导体模组制造步骤中,将6个半导体晶片载置于6个半导体晶片配置领域上,所获致之半导体模组集合体的斜视说明图。第二十八图为本发明之第3实施例之变形例的半导体模组的剖面图。第二十九图为本发明之第3实施例之另一变形例的半导体模组的剖面图。第三十图为本发明之第3实施例之再一变形例的半导体封装体的剖面图。第三十一图为本发明之第4实施例中的半导体模组用基体板表面的斜视说明图。第三十二图为本发明之第5实施例中的半导体模组用基体板表面的斜视说明图。第三十三图为本发明之第6实施例中的半导体模组用基体板表面的斜视说明图。第三十四图为本发明之第7实施例中的半导体模组用基体板表面的斜视说明图。第三十五图为本发明之第8实施例中的半导体模组用基体板表面的斜视说明图。第三十六图为本发明之第8实施例中的半导体模组用基体板表面的斜视说明图。第三十七图A,第三十七图B,第三十七图C,第三十七图D系分别为上述第8实施例之半导体模组用基体板上贯通孔的各种变形例的平面图。第三十八图为本发明之第8实施例之变形例的半导体模组用基体板表面的斜视说明图。第三十九图为于第8实施例之半导体模组制造步骤中,将6个半导体晶片载置于6个半导体晶片配置领域上所获致之半导体模组集合体的斜视说明图。第四十图为于第8实施例之半导体模组制造步骤中,将载置于半导体模组集合体中的各半导体模组之半导体体晶片配置领域上的半导体晶片加以封止,而获致的半导体封装集合体的斜视说明图。第四十一图系表示自基体板上,将在第四十图所制造的半导体封装集合体一次切离一个半导体封装体之状态的斜视图。第四十二图系表示于上述第8实施例之变形例的半导体模组制造步骤中,自基体板上,一次切离一个半导体模组用基台之状态的斜视图。第四十三图为将半导体晶片载置于第四十二图中基体板上所切离的半导体模组用基台之半导体配置领域上所获得的半导体模组斜视说明图。第四十四图为将第四十三图所示之半导体模组封止后所得之半导体封装体的斜视说明图。第四十五图为本发明之第9实施例之半导体模组用基体板表面的斜视说明图。第四十六图为本发明之第9实施例之半导体模组用基体板底面的斜视说明图。第四十七图为本发明之第9实施例之变形例的半导体模组用基体板表面的斜视说明图。第四十八图为于第9实施例之半导体模组制造步骤中,将6个半导体晶片载置于6个半导体晶片配置领域上所获致之半导体模组集合体的斜视说明图。第四十九图为于第9实施例之半导体模组制造步骤中,将载置于半导体模组集合体中的各半导体模组之半导体晶片配置领域上的半导体晶片加以封止,而获致的半导体封装集合体的斜视说明图。第五十图系表示自基体板上,将在第四十九图所制造的半导体封装集合体一次切离一个半导体封装体之状态的斜视图。第五十一图系表示于上述第9实施例之变形例的半导体模组制造步骤中,自基体板上,一次切离一个半导体模组用基台之状态的斜视图。第五十二图为将半导体晶片载置于第五十一图中基体板上所切离的半导体模组用基台上半导体配置领域上所获得的半导体模组斜视说明图。第五十三图为将第五十二图所示之半导体模组封止后所得之半导体封装体的斜视说明图。第五十四图为第五十三图所示之半导体模组的剖面图。第五十五图为本发明之第10实施例中的半导体模组的剖面图。第五十六图为本发明之第10实施例中的半导体模组的剖面图。第五十七图为第三十五图中所示之B-B线处的剖面图。第五十八图为第四十五图中所示之A-A线处的剖面图。第五十九图为本发明之第11实施例中的半导体模组用基体板的表面斜视说明图。第六十图为于本发明之后述第12-16实施例中,将半导体模组用基体板之贯通孔侧壁面上之连接部的部份感光性光阻膜曝光之方法的说明图。第六十一图为于本发明之后述第12-16实施例之变形例中,将半导体模组用基体板之贯通孔侧壁面上之连接部的部份感光性光阻膜曝光之方法的说明图。第六十二图为于本发明之后述第12-16实施例之另一变形例中,将半导体模组用基体板之贯通孔侧壁面上之连接部的部份感光性光阻膜曝光之方法的说明图。第六十三图为于本发明之后述第12-16实施例之另一变形例中,将半导体模组用基体板之贯通孔侧壁面上之连接部的部份感光性光阻膜曝光之方法的说明图。第六十四图为表示将上述部份感光性光阻膜曝光之方法的剖面图。第六十五图为表示将上述部份感光性光阻膜曝光之方法的剖面图。第六十六图为表示将上述部份感光性光阻膜曝光之方法的剖面图。第六十七图为表示将上述部份感光性光阻膜曝光之方法的剖面图。第六十八图为表示将上述部份感光性光阻膜曝光之方法的剖面图。第六十九图为表示将上述部份感光性光阻膜曝光之方法的剖面图。第七十图为习知使用于一半导体封装体中的软片的展开图,其系包含有内导线部及外导线部以及位于基台侧面用以连接该内导线部及外导线部的连接部。第七十一图为表示将第七十图所示包覆于基台上时之半导体封装体的说明图。第七十二图为用以制造上述实施态样之基体板的形成步骤说明,其系为主要针对本发明之第12实施例之基体板之制造方法,用以说明连接部等的形成步骤的步骤说明图。第七十三图为用以制造上述实施态样之基体板的形成步骤说明,其系为主要针对本发明之第13实施例之基体板之制造方法,用以说明连接部等的形成步骤的步骤说明图。第七十四图为用以制造上述实施态样之基体板的形成步骤说明,其系为主要针对本发明之第14实施例之基体板之制造方法,用以说明连接部等的形成步骤的步骤说明图。第七十五图为用以制造上述实施态样之基体板的形成步骤说明,其系为主要针对本发明之第15实施例之基体板之制造方法,用以说明连接部等的形成步骤的步骤说明图。第七十六图为用以制造上述实施态样之基体板的形成步骤说明,其系为主要针对本发明之第16实施例之基体板之制造方法,用以说明连接部等的形成步骤的步骤说明图。第七十七图为针对上述第12实施例之变形例,用以说明连接部等的形成步骤的步骤说明图。第七十八图为针对上述第13实施例之变形例,用以说明连接部等的形成步骤的步骤说明图。第七十九图为本发明之第8实施例之变形例的半导体模组用基体板表面的斜视说明图。第八十图为于第七十九图所示之第8实施例之变形例的半导体模组制造步骤中,将6个半导体晶片载置于6个半导体晶片配置领域上所获致之半导体模组集合体的斜视说明图。第八十一图为于第七十九图所示之第8实施例之变形例的半导体模组制造步骤中,将载置于半导体模组集合体中的各半导体模组之半导体晶片配置领域上的半导体晶片加以封止,而获致的半导体封装集合体的斜视说明图。第八十二图为对应第一图所示、本发明之上述实施例之变形例中的半导体模组用基体板表面斜视说明图。第八十三图为对应第十四图所示、本发明之上述实施例之变形例中的半导体模组用基体板表面斜视说明图。第八十四图为第八十三图中所示之XV-XV线处的剖面图。第八十五图为第三十五图所示、本发明之上述实施例之变形例中的半导体模组用基体板表面斜视说明图。第八十六图为第三十五图所示、本发明之上述实施例之变形例中的半导体模组用基体板表面斜视说明图。第八十七图为可使用于第八十二图-第八十六图中之金属导体部的平面图。第八十八图为第八十七图中所示之C-C线处的剖面图。第八十九图为可使用于第八十二图-第八十六图中之金属导体部的平面图。第九十图为第八十九图中所示之D-D线处的剖面图。第九十一图为可使用于第八十二图-第八十六图中之金属导体部的平面图。第九十二图为第九十一图中所示之E-E线处的剖面图。第九十三图为本发明之实施例的变形例中,半导体模组用基体板表面之部份放大平面图。第九十四图为第九十三图中所示之X-X线处的剖面图。第九十五图为第九十三图所示之变形例中,第九十三图中所示之X-X线处的剖面图。第九十六图为本发明之实施例的变形例中,半导体模组用基体板表面之部份放大平面图。第九十七图为第九十六图中所示之Y-Y线处的剖面图。第九十八图为本发明之实施例的变形例中,半导体模组用基体板表面之部份放大平面图。第九十九图为第九十八图中所示之X-X线处的剖面图。第一○○图为第九十八图所示之变形例中,第九十八图中所示之X-X线处的剖面图。 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