| 主权项 |
1.一种时脉除法器,包括:一除数电路,依据一输入除数値(DIV)以及复数个控制讯号,用以接受一具有一第一指定周期之一第一时脉讯号,该除数电路产生一输出讯号,用以指示该输入除数値;以及一控制电路耦合至该除数电路,用以接受该输出讯号使得该控制讯号产生。2.如申请专利范围第1项所述之时脉除法器,更包括一输出电路耦合至该控制电路,该输出电路调整该第二时脉讯号的转态,从第一状态转换至第一状态,以及输出一第三时脉讯号。3.如申请专利范围第1项所述之时脉除法器,其中该除数电路包括:一除数产生器,用以接受该输入除数値,并且根据该输入除数値产生一第一除数(divsr1)与一第二除数(divsr2);一第一转移电路,用以接受该第一除数;以及一第二转移电路,用以接受该第二除数,其中该第一与该第二转移电路分别输出该第一除数与该第二除数,做为该除数电路之该输出讯号。4.如申请专利范围第3项所述之时脉除法器,其中DIV=divsr1+divsr2。5.如申请专利范围第3项所述之时脉除法器,其中该除数产生器包括:用以根据DIV/2之一整数値产生该第一除数的装置;以及一减法器,用以将该输入除数値减去该第一除数产生该第二除数。6.如申请专利范围第5项所述之时脉除法器,其中该第一除数产生装置包含以有位元移位二进位位元来代表输入除数値的装置。7.如申请专利范围第6项所述之时脉除法器,其中该右位元移位装置包含连接一接受该输入除数値之N位元输入滙流排与一N-1位元滙流排两者之一滙流排,其中该N-1位元滙流排之最低位元,系耦合至该N位元输入滙流排之一第二最低位元。8.如申请专利范围第3项所述之时脉除法器,其中该该第一与该第二除数系不同値。9.如申请专利范围第2项所述之时脉除法器,其中该第三时脉讯号基本上具有一50%的工作周期。10.如申请专利范围第3项所述之时脉除法器,其中该第一转移电路包括复数个第一负载单元,以及该第二转移电路包括复数个第二负载单元,各该些第一与第二负载单元接受一相对应位元,其代表由该除数产生器产生之该第一与该第二除数。11.如申请专利范围第10项所述之时脉除法器,其中该些第一与第二负载单元限据该控制电压重置其中所储存的値,并且输出与该第一时脉讯号同步之该第一与该第二除数。12.如申请专利范围第10项所述之时脉除法器,其中各该些第一与第二负载单元包括:一多工器,耦接以接受该相对应位元;以及一正反器,耦接以接受该多工器之一输出讯号,该正反器之一输出,该输出系根据该控制讯号,反馈至该多工器之一输入,以及该多工器与该正反器。13.如申请专利范围第1项所述之时脉除法器,其中该除数电路依据该输入除数値产生一第一除数与一第二除数,以及该第一指定时间长度,其系等于该第一除数乘以该第一指定周期,与该第二指定时间长度,其系等于该第二除数乘以该第二指定周期。14.如申请专利范围第13项所述之时脉除法器,其中该控制电路包括:一计数器,耦合以接受该第一时脉讯号,该计数器计算该第一时脉讯号周期之数目,用以输出一计数値;一比较器,耦合以接受该第一与该第二除数,以及该时脉计数値,并输出一比较输出;以及一控制器,耦合以接受该比较输出,该控制器产生该第二时脉讯号,一比较选择讯号以及一计数重置讯号。15.如申请专利范围第14项所述之时脉除法器,其中该计数器启始该第一时脉周期的一计数,用以根据其中之一控制讯号,输出计数値至该比较器;该控制器无条件产生该第二时脉讯号之该第一状态,以及产生该计数器重置讯号,用以重置计数値为0,并且该控制器产生该比较输出,其用来标示是否计数値等于该第一除数。16.如申请专利范围第15项所述之时脉除法器,其中该控制器持续产生该第二时脉讯号之该第一状态,直到该比较输出指出计数値等于该第一除数,并且依此,该控制器产生该计数器重置讯号,用以重置计数値为0,以及产生该比较输出讯号,其用来比较该计数値与该第二除数,并且产生该第二时脉讯号之该第二状态。17.如申请专利范围第2项所述之时脉除法器,其中该输出电路根据该第一时脉讯号与该第二时脉讯号产生具有一第三指定周期之该第三时脉,该第三指定周期系等于该输入除数値乘以该第一指定周期,该输出电路包括一正反器,用以调整该第三时脉的转态,其为在该第一时脉讯号从第一状态转换至第二状态之后的转态期间,在第二时脉讯号从第一状态转换至第二状态之后,该第三时脉由第一状态转换至第二状态。18.一种产生具有一输出周期等于一输入除数乘以一输入时脉讯号之一输入周期的输出时脉讯号之方法,该方法包括以下步骤:产生一第一与一第二除数,其中该输入除数等于该第一与该第二除数之和;产生一中间时脉讯号,具有一中间周期,系等于第一与第二指定时间周期之和,其中该第一指定时间周期,系等于该第一除数乘以该输入周期,以及该第二指定时间周期,系等于该第二除数乘以该输入周期;以及调整该中间时脉讯号之转态,系从第一状态转换至第二状态,用以输出输出时脉讯号,其具有一50%的一工作周期。图式简单说明:第一图绘示习知之时脉除法器的电路图;第二图绘示习知之时脉除法器的操作时脉图;第三图绘示依照本发明一较佳实施例的时脉除法器之方块图;第四图A绘示第三图中之除数电路的方块图;第四图B绘示第四图A中之除数电路的详细电路图;第四图C绘示第四图B中之除数负载单元的详细电路图;第五图A绘示第三图中之控制电路40的详细电路图;第五图B绘示第五图A中之控制电路40在一较佳操作下的状态图;第六图绘示第三图中之输出电路的详细电路图;以及第七图绘示依照不发明一较佳实施例的时脉除法器之时序图,输出时脉讯号clk_o具有一10MHz之输出频率(2=100ns),系依据一频率为50MHz(1=20ns)典型的输入时脉讯号clk_i。 |
