| 主权项 |
1.一种使用低内部供应电压之半导体记忆装置,其包括一记忆单元阵列具有复数记忆单元及复数字线耦合至复数记忆单元,半导体记忆装置包含:一列控制器,用以响应预定控制信号输出高电压或地电压;以及复数耦合至列控制器之列解码器,用以响应列控制器的输出信号以及来自外部来源之列位址,激励复数字线中之对应字线,其中列控制器于复数列解码器处于正常作业态时输出高电压,而当复数列解码器处于等待态时输出地电压。2.如申请专利范围第1项之半导体记忆装置,其中高电压系高于由外部来源外加至半导体记忆装置之电源供应电压。3.如申请专利范围第1项之半导体记忆装置,其中控制信号于复数列解码器处于正常作业态时,被主张为逻辑低,而当复数列解码器处于等待态时被主张为逻辑高。4.如申请专利范围第1项之半导体记忆装置,其中低供应电压为2.0伏或以下。5.如申请专利范围第1项之半导体记忆装置,其中各列解码器包含:一耦合至列控制器输出的上拉部,用以于列控制器的输出处于高电压准位时输出高电压;一耦合至上拉部之解码部,用以接收列位址及解码被接收的列位址;一闩锁部,耦合至上拉部及解码部皆耦合于其上的节点,用以于节点被主张为第一电压准位时闩锁复数字线之对应字线于逻辑低;一驱动器耦合至节点及列控制器,用以于节点被主张为第二电压准位时激励复数字线之对应字线,且于节点被主张为第一电压准位时,使对应字线变成被动,其中驱动器的输入系耦合至列控制器的输出。6.如申请专利范围第5项之半导体记忆装置,其中第一电压准位为高电压准位,以及第二电压准位为地电压准位。7.如申请专利范围第1项之半导体记忆装置,其中各列解码器包含:一由列控制器输出信号控制的第一PMOS电晶体,第一PMOS电晶体具有一外加高电压的源极;复数串联连结的NMOS电晶体,其系耦合至第一PMOS电晶体汲极,且藉列位址被导通而提供地电压于第一PMOS电晶体汲极;一耦合至第一PMOS电晶体汲极之闩锁部,用以于高压提供给第一PMOS电晶体汲极时,闩锁复数字线之对应字线于地电压准位;以及一第二PMOS电晶体耦合至第一PMOS电晶体之汲极及列控制器二者,其于地电压提供给第一PMOS电晶体汲极时被导通,而移转列控制器的输出信号至复数字线之对应字线,以及当高电压提供给第一PMOS电晶体之汲极时被断路,其中当第二PMOS电晶体被断路时,地电压提供给第二PMOS电晶体之源极及汲极二者。8.如申请专利范围第7项之半导体记忆装置,其中第二PMOS电晶体之阈电压为0.4伏或以下。9.如申请专利范围第1项之半导体记忆装置,其中列控制器及复数列解码器可外加至一具有一记忆体及一一般逻辑电路二者的半导体装置。10.一种使用低内部供电压之半导体记忆装置,其包括一记忆单元阵列具有复数记忆单元,复数耦合至复数记忆单元之复数位元线对,复数用以感测与放大位元线对电压准位的感测放大器,用以移转资料由复数感测放大器至一外部来源的输入/输出线对,以及复数用以选择性移转资料至输入/输出线对之行选择线,半导体记忆装置包含:一行控制器,用以响应第一预定控制信号输出内部供应电压或地电压;以及复数行解码器耦合至行控制器,用以响应行控制器之输出信号及由外部来源输入之一行位址及至少一第二控制信号,激励复数行选择线中之对应行选择线,其中行控制器于复数行解码器于正常作业态时输出内部供应电压,以及当复数行解码器于等待态时,输出地电压。11.如申请专利范围第10项之半导体记忆装置,其中第一控制信号系于复数行解码器于正常作业态时被主张为逻辑低,及于复数行解码器于等待态时被主张逻辑高。12.如申请专利范围第10项之半导体记忆装置,其中低供应电压为2.0伏或以下。13.如申请专利范围第10项之半导体记忆装置,其中各行解码器包含:一上拉部用以接收至少一第二控制信号,且于至少一第二控制信号被致能时输出内部供应电压;一耦合至拉部输出之解码部,用以于行位址被去能时提供地电压于上拉部的输出;一耦合至上拉部输出之闩锁部,用以于复数行解码器处于等待态时,闩锁对应行选择线于地电压;以及一耦合至上拉部输出与行控制器二者的驱动器,用以于复数行解码器处于正常作业态时激励对应行选择线。14.如申请专利范围第13项之半导体记忆装置,其中至少一第二控制信号被致能至逻辑低。15.如申请专利范围第10项之半导体记忆装置,其中各行解码器包含:至少一第一PMOS电晶体,其于至少一第二控制信号被致能时导通而输出内部供电压;复数串联连结的NMOS电晶体,其系耦合于至少一第一PMOS电晶体之汲极与地电压间,且于行位址被致能时被导通,而供应地电压给第一PMOS电晶体之汲极成为地电压准位;一耦合至至少一第一PMOS电晶体汲极的闩锁部,其系于至少第一PMOS电晶体输出内部供应电压时被导通,而维持对应行选择线于地电压准位;以及一耦合至至少一第一PMOS电晶体汲极之第二PMOS电晶体,其于至少一第一PMOS电晶体之汲极被主张为地电压准位时被导通,而激励对应行选择线至内部电源供应电压准位。16.如申请专利范围第15项之半导体记忆装置,其中至少一第二控制信号被致能为逻辑低。17.如申请专利范围第15项之半导体记忆装置,其中第二PMOS电晶体之阈电压为0.4伏或以下。18.如申请专利范围第15项之半导体记忆装置,其中解码部进一步接收第二控制信号。19.如申请专利范围第10项之半导体记忆装置,其中行控制器及复数行解码器可应用至一具有一记忆体及一逻辑电路二者的半导体装置。图式简单说明:第一图为一般半导体记忆装置之方块图;第二图为根据本发明于第一图所示列解码器之具体例之方块图;第三图为第二图之列控制器之电路图;第四图为第二图之第一列解码器之电路图;第五图为根据本发明于第一图所示行解码器之具体例之方块图;第六图为第五图之行控制器之电路图;以及第七图为第五图之第一行解码器之电路图。 |
