| 主权项 |
1.一种于一半导体晶片上制作一自行对准(self-aligned)分离闸极快闪记忆单元(split gate flash memorycell)的方法,该半导体晶片包含有一基底,至少二个选择闸极(select gate)设于该基底之上,以及一介电层设于各选择闸极之上,该方法包含有下列步骤:于该二选择闸极之间的内侧壁上形成二多晶矽侧壁子;于邻接该二选择闸极外侧壁之基底中各形成一汲极;于该二多晶矽侧壁子之间的基底中形成一源极;于该半导体晶片表面形成一矽氧层(silicon oxidelayer),并覆盖于该介电层、该二选择闸极以及该二多晶矽侧壁子的表面上;进行一乾蚀刻(dry etch)制程,以去除一预定厚度之该矽氧层以及去除位于各选择闸极之上的该介电层至一预定厚度;于该二多晶矽侧壁子的表面形成一绝缘层;以及于该二多晶矽侧壁子上方形成一控制闸极(controlgate);其中,该二多晶矽侧壁子系皆用来作为该分离闸极快闪记忆单元的自行对准浮动闸极(floating gate),以提高该分离闸极快闪记忆单元之耦合値(couplingratio)。2.如申请专利范围第1项之方法,其中该二选择闸极系皆由一第一多晶矽层(polysilicon layer)以及一闸氧化层(gate oxide)上下堆叠所构成,且该二选择闸极的侧壁上设有一二氧化矽层。3.如申请专利范围第1项之方法,其中该介电层系由二氧化矽(silicon dioxide)所构成。4.如申请专利范围第1项之方法,其中于该二选择闸极之间的内侧壁上形成该二多晶矽侧壁子的方法包含有下列步骤:于该半导体晶片表面形成一第二多晶矽层,并覆盖于该基底表面、各选择闸极介电层表面;进行一回蚀刻制程,以去除该第二多晶矽层直至该基底表面,并使残留于各该选择闸极之周围侧壁上的第二多晶矽层各形成一多晶矽侧壁子;于该二选择闸极内侧壁之间的多晶矽侧壁子上方形成一第一光阻层;以及进行一蚀刻制程,去除未被该第一光阻层所覆盖之多晶矽侧壁子,以于该二选择闸极之间形成该二多晶矽侧壁子。5.如申请专利范围第4项之方法,其中在完成该蚀刻制程之后,另包含有下列步骤以形成该汲极以及源极:进行一第一离子布植制程,以于邻接该二选择闸极外侧壁之基底中各形成一汲极掺杂区;完全去除该第一光阻层;于该半导体晶片表面形成一第二光阻层,且该第二光阻层并不覆盖于该二选择闸极之间;进行一第二离子布植制程,于该二选择闸极间之多晶矽侧壁子间的该基底表面形成一源极掺杂区;完全去除该第二光阻层;以及进行一回火(annealing)制程,以完成该汲极以及源极之制作。6.如申请专利范围第1项之方法,其中该绝缘层系为一ONO(oxidized-silicon nitride-silicon oxide)介电层。7.如申请专利范围第1项之方法,其中该控制闸极系由掺杂(doped)多晶矽所构成。8.一种具有高耦合比的分离闸极快闪记忆单元之制作方法,该分离闸极快闪记忆单元系制作于一半导体晶片上,该半导体晶片包含有一矽基底,该方法包含有下列步骤:于该矽基底表面依序形成一闸氧化层、一第一多晶矽层以及一介电层;进行一黄光(lithography)制程以及一乾蚀刻制程,蚀刻该介电层、第一多晶矽层直至该闸氧化层表面,以形成一第一选择闸极、第二选择闸极以及第三选择闸极;于该第一、第二以及第三选择闸极两侧的侧壁上各形成一多晶矽侧壁子;去除该第二以及第三选择闸极之间侧壁上的多晶矽侧壁子;于该第二以及第三选择闸极之间的矽基底表面形成一汲极;于该第一以及第二选择闸极侧壁上的多晶矽侧壁子之间的矽基底表面形成一源极;于该半导体晶片表面形成一矽氧层,并覆盖于该第一、第二、第三选择闸极以及该多晶矽侧壁子的表面;进行一乾蚀刻制程,以去除一预定厚度之该矽氧层以及去除位于各选择闸极之上的该介电层至一预定厚度;于该多晶矽侧壁子的表面形成一绝缘层;以及于该第一以及第二选择闸极之间的多晶矽侧壁子上方形成一控制闸极;其中,该多晶矽侧壁子系用来作为该分离闸极快闪记忆单元的浮动闸极,以提高该分离闸极快闪记忆单元之耦合値。9.如申请专利范围第8项之方法,其中形成该多晶矽侧壁子的方法包含有下列步骤:于该半导体晶片表面上形成一第二多晶矽层,并覆盖于该矽基底、该第一、第二以及第三选择闸极表面;以及进行一回蚀刻制程,以去除该第二多晶矽层直至该矽基底表面,并使残留于该第一、第二以及第三选择闸极两侧的侧壁上之第二多晶矽层形成该多晶矽侧壁子。10.如申请专利范围第8项之方法,其中去除该第二以及第三选择闸极间的多晶矽侧壁子的方法,包含有下列步骤:于该第一以及第二选择闸极之间形成一第一光阻层,覆盖于该第一、第二选择闸极上方以及该第一与第二选择闸极间之多晶矽侧壁子表面;以及进行一蚀刻制程,以去除该第二以及第三选择闸极间之多晶矽侧壁子。11.如申请专利范围第10项之方法,其中去除完该第二以及第三选择闸极间的多晶矽侧壁子之后,该方法尚包含有下列步骤:进行一离子布植制程,以于该第二以及第三选择闸极间之该矽基底表面形成一汲极;完全去除该第一光阻层;于该第二以及第三选择闸极间形成一第二光阻层,并覆盖于该第二以及第三选择闸极上方;进行一自行对准离子布植制程,利用该第一以及第二选择闸极间的多晶矽侧壁子作为硬光罩,以于该第一以及第二选择闸极间之多晶矽侧壁子间的该矽基底表面形成一源极;以及完全去除该第二光阻层。12.如申请专利范围第11项之方法,其中该第一以及第二光阻层系分别用来作为该离子布植制程以及该自行对准离子布植制程的硬光罩(hard mask)。13.如申请专利范围第8项之方法,其中形成该第一、第二以及第三选择闸极之后,该方法另包含有一热氧化制程,以于该第一多晶矽层的暴露表面氧化形成一二氧化矽层。14.如申请专利范围第8项之方法,其中该绝缘层系为一ONO介电层。15.如申请专利范围第8项之方法,其中该控制闸极系由掺杂多晶矽所构成。图式简单说明:第一图为习知堆叠闸极快闪记忆单元的剖面结构示意图。第二图为习知分离闸极快闪记忆单元的剖面结构示意图。第三图为第二图中分离闸极快闪记体的等效电路示意图。第四图至第七图为习知制作分离闸极快闪记忆单元的方法示意图。第八图至第十七图为本发明制作分离闸极快闪记忆单元的方法示意图。 |
