| 主权项 |
1.一种积体电路形成在一半导体基板,其包括:一第一组输入/输出连接手段位于该半导体基板上并且贴附在该积体电路之第一功能电路;一第二组输入/输出连接手段位于在半导体基板上并且贴附在该积体电路之第二功能电路;以及至少一附加组输入/输出连接手段,其位于该半导体基板上之区域与该第一组及第二组输入/输出连接手段分开,其中该附加组输入/输出连接手段之每一输入/输出连接手段系对应地连接至第二组输入/输出连接手段中之输入/输出连接手段,因而与该第二功能电路相连接,使得若该半导体基板系安装至该第一种封装型态,该第二组输入/输出连接手段便接合该第一种封装型态的接脚以连接该第二功能电路至外部电路,若该半导体基板系安装至第二种封装型态,该附加组输入/输出连接手段之一便接合该第二种封装型态的接脚以连接该第二功能电路至外部电路。2.如申请专利范围第1项所述之积体电路形成在一半导体基板,其中若该半导体基板系安装在该第一种封装型态,任何该附加组的输入/输出连接手段便不连接该第二功能电路。3.如申请专利范围第1项所述之积体电路形成在一半导体基板,其中若该半导体基板系安装在该第二种封装型态,该第二组输入/输出连接手段便不连接该第二功能电路。4.如申请专利范围第1项所述之积体电路形成在一半导体基板,其中该第一功能电路系至少一记忆胞阵列,该第二功能电路提供位址,控制,时序,以及指令信号给该记忆胞阵列。5.如申请专利范围第4项所述之积体电路形成在一半导体基板,其中该记忆胞阵列系选自静态随机存取记忆胞,唯读记忆胞,动态随机存取记忆胞,同步动态随机存取记忆胞,绘图随机存取记忆胞所组成的记忆胞群组。6.如申请专利范围第4项所述之积体电路形成在一半导体基板,其中该第二组输入/输出连接手段系位于该半导体基板的中央部份,以允许在该第一种封装型态之外部资料内部控制的连接。7.如申请专利范围第4项所述之积体电路形成在一半导体基板,其中该附加组输入/输出连接手段之一系位于靠近半导体基板的周边,以允许在该第二种封装型态之非外部资料内部控制的连接。8.如申请专利范围第2项所述之积体电路形成在一半导体基板,其中更包括一第一组开关手段,其中每一开关手段系连接于该附加组输入/输出连接手段之一与该第二功能电路之间,其紧密地靠近该第二功能电路以便使该附加组输入/输出连接手段不与该第二功能电路连接。9.如申请专利范围第3项所述之积体电路形成在一半导体基板,其中更包括一第二组开关手段,其中每一开关手段系连接于第二组输入/输出连接手段之一与该第二功能电路之间,其紧密地靠近该第二功能电路以便使该第二组输入/输出连接手段不与该第二功能电路连接。10.如申请专利范围第1项所述之积体电路形成在一半导体基板,其中:一第一组输入/输出子电路紧密地接近该第二组输入/输出连接手段,其每一输入/输出子电路连接至该第二组输入/输出连接手段之一;一第二组输入/输出子电路紧密地接近该附加组输入/输出连接手段之一,其每一输入/输出子电路连接至该附加组输入/输出连接手段之一;其中若该半导体基板系安装在该第一种封装型态,则该第一组输入/输出子电路被活化,该第二组输入/输出子电路没有被活化;其中若该半导体基板系安装在该第二种封装型态,则该第二组输入/输出子电路被活化,该第一组输入/输出子电路没有被活化。11.一种记忆体积体电路,形成在一半导体基板上,其包括:复数个资料输入/输出连接手段位于该半导体基板上并且贴附在该记忆体积体电路之资料输入/输出电路;一第一复数个指令及控制输入/输出连接手段位于该半导体基板上并且连接至该记忆体积体电路之指令及控制电路;以及一第二复数个指令及控制输入/输出连接手段,其位于该半导体基板上之区域与该资料输入/输出连接手段以及该第一复数个指令及控制输入/输出连接手段分开,并且与该指令及控制电路相连接,其中该第二复数个指令及控制输入/输出连接手段之每一输入/输出连接手段系连接至第一复数个输入/输出连接手段中对应之输入/输出连接手段,其中若该半导体基板系安装至第一种封装型态,该第一复数个指令及控制输入/输出连接手段便接合至第一种封装型态的接脚以连接该指令及控制电路至外部电路,若该半导体基板系安装至第二种封装型态,该第二复数个输入/输出连接手段便接合该第二种封装型态的接脚以连接该指令及控制电路至外部电路。12.如申请专利范围第11项所述之记忆体积体电路,其中若该半导体基板系安装在该第一种封装型态,该第二复数个指令及控制输入/输出连接手段便不连接该指令及控制电路。13.如申请专利范围第11项所述之记忆体积体电路,其中若该半导体基板系安装在该第二种封装型态,该第一复数个指令及控制输入/输出连接手段便不连接该指令及控制电路。14.如申请专利范围第11项所述之记忆体积体电路,其中更包括至少一记忆体阵列连接至该资料输入/输出电路与该指令及控制电路,其中该记忆体阵列系选自动态随机存取记忆体,静态随机存取记忆体,唯读记忆体,同步动态随机存取记忆体,绘图随机存取记忆体所组成之记忆体阵列的群组。15.如申请专利范围第11项所述之记忆体积体电路,其中该第一复数个指令及控制输入/输出连接手段系位于该半导体基板的中央部份,以允许在第一种封装型态之外部资料内部控制的连接。16.如申请专利范围第11项所述之记忆体积体电路,其中该第二复数个指令及控制输入/输出连接手段系位于靠近该半导体基板的周边,以允许在该第二种封装型态之非外部资料内部控制的连接。17.如申请专利范围第12项所述之记忆体积体电路,其中更包括:一第一复数个开关手段,其中每一开关手段系连接于该第二复数个指令及控制输入/输出连接手段之一与该指令及控制电路之间,其紧密地靠近该指令及控制电路以便使该第二复数个输入/输出连接手段不与该指令及控制电路连接。18.如申请专利范围第17项所述之记忆体积体电路,其中更包括:一第二复数个开关手段,其中每一开关手段系连接于该第一复数个指令及控制输入/输出连接手段与该指令及控制电路之间,其紧密地靠近该指令及控制电路以便使该第一复数个指令及控制输入/输出连接手段不与该指令及控制电路连接。19.如申请专利范围第11项所述之记忆体积体电路,其中:一第一复数个指令及控制输入/输出子电路紧密地接近该第一复数个指令及控制输入/输出连接手段,其每一资料输入/输出子电路连接至该第二复数个指令及控制输入/输出连接手段之一;一第二复数个指令及控制输入/输出子电路紧密地接近该第二复数个指令及控制输入/输出连接手段,其每一指令及控制输入/输出子电路连接至该第三复数个输入/输出连接手段之一;其中若该半导体基板系安装在该第一种封装型态,则该第一复数个指令及控制输入/输出子电路被活化,该第二复数个指令及控制输入/输出子电路没有被活化;其中若该半导体基板系安装在该第二种封装型态,则该第二复数个指令及控制输入/输出子电路被活化,该第一复数个指令及控制输入/输出子电路没有被活化。20.一种在半导体基板上形成积体电路之方法,包括下列步骤:形成一第一功能电路于该半导体基板上;形成一第一复数个输入/输出连接手段于该半导体基板上;连接该第一复数个输入/输出连接手段至该第一功能电路;形成一第二功能电路于该半导体基板上;形成一第二复数个输入/输出连接手段于该半导体基板上;形成一第三复数个输入/输出连接手段于该半导体基板上,其位置与该第一及第二复数个输入/输出连接手段分开;使该第二复数个输入/输出连接手段的每一个与对应之该第三复数个输入/输出连接手段的每一个贴附至第二功能电路;安装该半导体基板至第一种封装型态;以及接合该第二复数个输入/输出连接手段至该第一种封装型态之接脚,以连接该第二功能电路至外部电路;或者,安装该半导体基板至第二种封装型态;以及接合该第三复数个输入/输出连接手段至该第二种封装型态之接脚,以连接该第二功能电路至外部电路。21.如申请专利范围第20项所述之方法,其中若该半导体基板系安装在该第一种封装型态,该方法更包括一步骤使该第三复数个输入/输出连接手段不连接该第二功能电路。22.如申请专利范围第20项所述之方法,其中若该半导体基板系安装在该第二种封装型态,该方法更包括一步骤使该第二复数个输入/输出连接手段不连接该第二功能电路。23.如申请专利范围第20项所述之方法,其中该第一功能电路系至少一记忆胞阵列,该第二功能电路提供位址,控制,时序,以及指令信号给该记忆胞阵列。24.如申请专利范围第23项所述之方法,其中该记忆胞阵列系选自静态随机存取记忆胞,唯读记忆胞,动态随机存取记忆胞,同步动态随机存取记忆胞,以及绘图随机存取记忆胞所组成的记忆胞群组中。25.如申请专利范围第23项所述之方法,其中该第二复数个输入/输出连接手段系位于该半导体基板的中央部份,以允许在该第一种封装型态之外部资料内部控制的连接。26.如申请专利范围第23项所述之方法,其中该第三复数个输入/输出连接手段系位于靠近半导体基板的周边,以允许在该第二种封装型态之非外部资料内部控制的连接。27.如申请专利范围第23项所述之方法,其中更包括一步骤设置第一复数个开关手段,其中每一开关手段系连接于该第三复数个输入/输出连接手段之一与该第二功能电路之间,使该第三复数个输入/输出连接手段不连接该第二功能电路。28.如申请专利范围第22项所述之方法,其中更包括一步骤设置第一复数个开关手段,其中每一开关手段系位于第二复数个输入/输出连接手段之一与该第二功能电路之间,使该第二复数个输入/输出连接手段不连接该第二功能电路。29.如申请专利范围第21项所述之方法,其中更包括下列步骤:设置该第二功能电路之第一复数个输入/输出子电路紧密地靠近该第二复数个输入/输出连接手段;连接该第一复数个输入/输出子电路中之每一输入/输出子电路至该第二复数个输入/输出连接手段之一;设置该第二功能电路之第二复数个输入/输出子电路紧密地靠近该第三复数个输入/输出连接手段;连接该第二复数个输入/输出子电路中之每一输入/输出子电路至该第三复数个输入/输出连接手段之一;若该半导体基板安装至该第一种封装型态,则活化该第一复数个输入/输出子电路,不活化该第二复数个输入/输出子电路;以及若该半导体基板安装至该第二种封装型态,则活化该第二复数个输入/输出子电路,不活化该第一复数个输入/输出子电路。30.一种在半导体基板上形成积体电路之方法,包括下列步骤:形成一功能电路于该半导体基板上;形成一第一复数个输入/输出连接手段于该半导体基板上;形成一第二复数个输入/输出连接手段于该半导体基板上,其位置与该第一复数个输入/输出连接手段分开;若该半导体基板系安装至一第一种封装型态,则将该第一复数个输入/输出连接手段的每一个贴附至该功能电路;以及若该半导体基板系安装至一第二种封装型态,则将该第二复数个输入/输出连接手段的每一个贴附至该功能电路。图式简单说明:第一图a及第一图b系习知技术中在JEDEC标准21-C所描述之一薄小型封装之64M位元同步动态随机存取记忆体。第二图a及第二图b分别显示习知技术中在JEDEC标准21-C所描述之一薄方形平板封装之一64M同步动态随机存取记忆体以及一32K32资料组静态随机存取记忆体。第三图a及第三图b系一记忆体结构之方块图,显示习技艺中之输入/输出接点。第四图a及第四图b系一记忆体结构之方块图,显示习知技艺中之输入/输出接点。第五图a及第五图b系一记忆体结构之方块图,显示本发明之输入/输出接点。第六图系一方块图显示本发明输入/输出连接结构。第七图系一方块图,显示本发明输入/输出连接结构之第二实施例。第八图系一方块图,显示本发明输入/输出连接结构之第三实施例。 |
