| 主权项 |
1.一种积体电路封装单元分割方法,系用以将复数 个以成批方式建构于单一个矩阵式基底上的积体 电路封装单元分割成个别之封装单元;该些积体电 路封装单元系已封装于一连续之封装胶体之中;该 矩阵式基底上系预先定义出复数个封装区域,且形 成有一临时性之导电线段结构于该些封装区域之 分界线上; 此积体电路封装单元分割方法包含以下步骤: (1)采用一第一切割刀来进行一第一切割程序;其中 该第一切割刀具有一第一宽度,此第一宽度至少大 于该临时性之导电线段结构的宽度;且其中该第一 切割刀之切割线系大致对准至该临时性之导电线 段结构,并仅切入该矩阵式基底之中、但不切入至 该连续之封装胶体之中,直至大致将该临时性之导 电线段结构完全切除为止;以及 (2)采用一第二切割刀来进行一第二切割程序;其中 该第二切割刀具有一第二宽度,且此第二宽度小于 第一宽度;且其中该第二切割刀之切割线系大致对 准至该些封装区域之分界线,并直接切入至该连续 之封装胶体之中,直至切穿该连续之封装胶体为止 。2.如申请专利范围第1项所述之积体电路封装单 元分割方法,其中该些积体电路封装单元为TFBGA封 装单元。3.如申请专利范围第2项所述之积体电路 封装单元分割方法,其中该矩阵式基底为一矩阵式 基板。4.如申请专利范围第2项所述之积体电路封 装单元分割方法,其中该临时性之导电线段结构为 一格栅状之电镀导线。5.如申请专利范围第1项所 述之积体电路封装单元分割方法,其中该些积体电 路封装单元为QFN封装单元。6.如申请专利范围第5 项所述之积体电路封装单元分割方法,其中该矩阵 式基底为一矩阵式导线架,其具有一置晶区和复数 个内导脚。7.如申请专利范围第6项所述之积体电 路封装单元分割方法,其中该临时性之导电线段结 构为一格栅状之支撑杆线,用以支撑该些内导脚。 8.一种TFBGA封装单元分割方法,系用以将复数个以 成批方式建构于单一个矩阵式基板上的TFBGA封装 单元分割成个别之封装单元;该些TFBGA封装单元系 已封装于一连续之封装胶体之中;该矩阵式基板上 系预先定义出复数个封装区域,且形成有一临时性 之电镀导线于该些封装区域之分界线上; 此TFBGA封装单元分割方法包含以下步骤: (1)采用一第一切割刀来进行一第一切割程序;其中 该第一切割刀具有一第一宽度,此第一宽度至少大 于该电镀导线的宽度;且其中该第一切割刀之切割 线系大致对准至该电镀导线,并仅切入该矩阵式基 板之中、但不切入至该连续之封装胶体之中,直至 大致将该电镀导线完全切除为止;以及 (2)采用一第二切割刀来进行一第二切割程序;其中 该第二切割刀具有一第二宽度,且此第二宽度小于 第一宽度;且其中该第二切割刀之切割线系大致对 准至该些封装区域之分界线,并直接切入至该连续 之封装胶体之中,直至切穿该连续之封装胶体为止 。9.一种QFN封装单元分割方法,系用以将复数个以 成批方式建构于单一个矩阵式导线架上的QFN封装 单元分割成个别之封装单元;该些QFN封装单元系已 封装于一连续之封装胶体之中;该矩阵式导线架上 系预先定义出复数个封装区域,且形成有一临时性 之内导脚支撑杆线于该些封装区域之分界线上; 此QFN封装单元分割方法包含以下步骤: (1)采用一第一切割刀来进行一第一切割程序;其中 该第一切割刀具有一第一宽度,此第一宽度至少大 于该内导脚支撑杆线的宽度;且其中该第一切割刀 之切割线系大致对准至该内导脚支撑杆线,并仅切 入该矩阵式导线架之中、但不切入至该连续之封 装胶体之中,直至大致将该内导脚支撑杆线完全切 除为止;以及 (2)采用一第二切割刀来进行一第二切割程序;其中 该第二切割刀具有一第二宽度,且此第二宽度小于 第一宽度;且其中该第二切割刀之切割线系大致对 准至该些封装区域之分界线,并直接切入至该连续 之封装胶体之中,直至切穿该连续之封装胶体为止 。图式简单说明: 第一图A显示一典型之TFBGA矩阵式基板之上视示意 图; 第一图B显示一尚未切割之TFBGA封装单元总合结构 体之剖面示意图; 第一图C为一剖面结构示意图,其中显示一批切割 完成之TFBGA封装单元; 第一图D为一上视示意图,其中显示TFBGA封装单元切 割程序中,发生切割刀对位偏差的情况; 第一图E为一上视示意图,其中显示一切割完成之 TFBGA封装单元中,由残留之电镀导线所造成之短路 问题; 第二图A显示一典型之QFN矩阵式基板之上视示意图 ; 第二图B显示一尚未切割之QFN封装单元总合结构体 之剖面示意图; 第二图C为一剖面结构示意图,其中显示一批切割 完成之QFN封装单元; 第二图D为一上视示意图,其中显示QFN封装单元切 割程序中,发生切割刀对位偏差的情况; 第二图E为一上视示意图,其中显示一切割完成之 QFN封装单元中,由残留之内导脚支撑杆线所造成之 短路问题; 第三图A至第三图C为剖面结构示意图,其用以显示 本发明之之第一实施例中,用来分割TFBGA封装单元 的各个步骤; 第四图A至第四图C为剖面结构示意图,其用以显示 本发明之第二实施例中,用来分割QFN封装单元的各 个步骤。 |
