| 主权项 |
1.一种半导体记忆体装置,其包括:至少两群资料输入/输出驱动器;一控制电路,以响应一外部供应时脉信号、读/写控制信号、与晶片选择控制信号而产生第一及第二控制信号,当外部供应信号系表示一目前记忆周期的一读命令,而且外部供应信号表示先前记忆周期的一写命令或一非选择命令之时,该控制电路便会确定第一控制信号:当该等信号表示一目前记忆周期之写命令或非选择命令及该等控制信号表示先前记忆周期的一读命令之时,该控制电路便可确定第二控制信号;及每群资料输入/输出驱动器的一重复器,每个重复器可产生驱动器群的一内部输出控制信号、响应该第一控制信号的内部输出控制信号确定、及响应第二控制信号而确定该内部输出控制信号。2.如申请专利范围第1项之装置,其中该控制电路包括:第一及第二反相器,以分别反转该晶片选择控制信号与该读/写控制信号;第一及第二互补金属氧化半导体传输闸,以响应第一传输时脉信号而分别传送第一及第二反相器的输出信号;第一及第二闩闸,以分别闩控第一及第二互补金属氧化半导体传输闸的该等输出信号;一第三反相器,以反转第二互补金属氧化半导体传输闸的该输出信号;一第一AND闸,以便将第一互补金属氧化半导体传输闸的输出信号与第三反相器做AND逻辑运算;一第三互补金属氧化半导体传输闸,以响应一第二传输时脉俣而传送第二AND闸的输出信号;一第三闩闸,以便闩控第三互补金属氧化半导体传输闸的输出信号;延迟装置,以响应该时脉信号而将第三互补金属氧化半导体传输闸的该输出信号延迟一周期;第四及第五反相器,以分别反转第三互补金属氧化半导体传输闸与延迟装置的输出信号;一第二AND闸,可将第三互补金属氧化半导体传输闸与第四反相器的输出信号做AND逻辑运算,以产生一第一状态变更信号;及一第三AND闸,可将延迟装置与第五反相器的输出信号做AND运算,以产生一第二状态变化信号。3.如申请专利范围第2项之装置,其中该延迟装置是由D型正反器构成。4.如申请专利范围第2项之装置,其进一步包括:第四及第五互补金属氧化半导体传输闸,以响应第一传输时脉信号而分别传送第一及第二状态变化信号;第四及第五闩闸,以便闩控及反转第四与第五传输闸的输出信号;第一及第二NOR闸,以便在时脉信号是低位准之时,能分别反转及输出第四与第五闩闸的信号;一第一自我重置电路,以藉由输入第一NOR闸的输出信号而产生第一控制信号;及一第二自我重置电路,以藉由输入第二NOR闸的输出信号而产生第二控制信号。5.如申请专利范围第4项之装置,其中该第一自我重置电路可在操作的初始状态的第一状态重置第一控制信号,如果第一NOR闸的输出信号改变成一触发状态便会将第一控制信号改变成一第二状态,然后在一预定时间过去之后可将第一控制信号重置成第一状态。6.如申请专利范围第5项之装置,其中第一自我重置电路包括:一第六反相器,以反转第一NOR闸的该输出信号;一第一反转与延迟电路,以反转及延迟该第一控制信号;一第一反向电路,以便在第六反相器的输出信号及反转与延迟电路的输出信号设定成相对状态的时候,在一第一输出状态产生一输出信号,而且在反转与延迟电路的输出信号设定成第一输出状态之时,可在相对状态产生输出信号;一第六闩闸,以闩控及反转第一反向电路的该输出信号;一第七反相器,以反转第六闩闸的该输出信号;一第八反相器,以反转第七反相器的该输出信号;一第一NOR闸,以便将第六闩闸与第一NOR闸的输出信号做NAND逻辑运算;一第九反相器,以反转第一NAND闸的该输出信号;一第十反相器,以反转第九反相器的该输出信号;及一第一重置电晶体,以响应第八反相器的该输出信号而将第一控制信号重置成第一状态。7.如申请专利范围第6项之装置,其中该反转与延迟电路包括串联的5个反相器,该第一控制信号是在5个其中第一个反相器的输出取得。8.如申请专利范围第6项之装置,其中该第一重置电晶体是由一NMOS电晶体构成。9.如申请专利范围第4项之装置,其中该第二自我重置电路可在操作最初状态的第一状态重置该第二控制信号,如果第二NOR闸的输出信号改变成一触发状态便会将第二控制信号改变成一第二状态,然后,在一预定时间过去之后,便会将该第二控制信号重置成该第一状态。10.如申请专利范围第9项之装置,其中该第二自我重置电路包括:一第十一反相器,以反转第二NOR闸的该输出信号;一第二反转与延迟电路,以反转及延迟该第二控制信号;一第二反向电路,以便在第十一反相器的输出信号及第二反转与延迟电路的输出信号皆设定成相对状态之时,在第一输出状态上产生一输出信号,及在反转与延迟电路的输出信号设定成第一输出状态之时,会在相对状态产生该输出信号;一第七闩闸,以闩控及反转第二反向电路的该输出信号;一第十二反相器,以反转第七闩闸的该输出信号;一第二NAND闸,以便将第七闩闸与第二NOR闸的该等输出信号做NAND运算;一第十三反相器,以反转第二NAND闸的该输出信号;及一第二重置电晶体,以响应第十三个反相器的输出信号而将第二控制信号重置成它的第一状态。11.如申请专利范围第10项之装置,其中该延迟电路包括串联的3个反相器。12.如申请专利范围第11项之装置,其中该第二重置电晶体是使用第一NMOS电晶体构成。13.如申请专利范围第1项之装置,其中每个重复器包括:一可变延迟电路,以延迟该第一控制信号;一驱动器,以响应该延迟第一控制信号的确定而产生具有一第一状态的输出信号,及响应该第二控制信号断的确定而产生一第二状态;一第八闩闸,以闩控该驱动器的输出信号;及内部输出控制信号产生装置,以使用第八闩闸的输出信号而产生一内部输出控制信号。14.如申请专利范围第13项之装置,其中该可变延迟电路包括:串联的多重反相器;跨在反向器偶数的至少一并联保险丝,以致于当保险丝切断之时,反相器的偶数可增加延迟。15.如申请专利范围第13项之装置,其中该驱动器包括:一第二PMOS电晶体,以响应可变延迟电路的输出信号而产生驱动器输出信号的第一状态;及一第三NMOS电晶体,以响应第二控制信号而产生驱动器输出信号的第二状态。16.如申请专利范围第13项之装置,其中该内部输出控制信号产生装置包括一第四AND闸,以便将外部供应输出控制信号与第八闩闸的输出信号做AND运算。17.一种组成共用一资料输入/输出滙流排原第一及第二半导体记忆体装置之系统,其包括可传送一时脉信号的处理器、一读/写控制信号与一晶片选择控制信号,以控制第一及第二半导体记忆体装置的操作,其中该等每一半导体记忆体装置包括:至少两群的资料输入/输出驱动器;一控制电路,以响应外部供应时脉信号、读/写控制信号、与晶片选择控制信号而产生第一及第二控制信号,当外部供应信号表示一目前记忆周期的读命令及该等外部供应信号表先前记忆周期的一写命令或一非选择命令之时,该控制电路便可确定第一控制信号;当该等信号表示一目前记忆周期的一非选择命令及该等控制信号表示先前记忆周期的一读命令之时,该控制电路便会确定谨言慎行第二控制信号;及每群资料输入/输出驱动器的一重复器,每个重复器可产生它驱动器群的一内部输出控制信号、响应该第一控制信号而确定该内部输出控制信号、及响应该第二控制信号而不确定内部输出控制信号。18.如申请专利范围第17项之系统,其进一步包括一或多个额外半导体记忆体装置,类似第一及第二记忆体装置,共用资料输入/输出滙流排。19.一种半导体记忆体装置,其包括:至少两资料输入/输出驱动器;一驱动器控制电路,以响应外部供应晶片控制信号而产生资料输入/输出驱动器的一输出控制信号,该驱动器控制电路能与目前与最后记忆周期的外部供应晶片控制信号所表示的命令相比较,而且当该目前命令是一读命令及最后一命令是写命令或一非选择命令之时,便会延迟在一时脉信号之后的至少一第一预设间隔之输出控制信号确定。20.如申请专利范围第19项之半导体记忆体装置,其中当该最后一命令是读命令及该目前命令是一写命令或一非选择命令之时,该驱动器控制电路会在一时脉信号之后的一第二预设间隔上不确定该输出信号。21.如申请专利范围第20项之半导体记忆体装置,其中该输入/输出驱动器是以多重驱动器群配置,该驱动器控制电路系包括一中间控制误产生器与多重的重复器,每个驱动器群有一重复器,每个重复器系使用来自中间控制信号产生器的中间控制信号,以产生它驱动器群的输出控制信号。22.如申请专利范围第21项之半导体记忆体装置,其中当目前的命令是一读命令及最后一命令是写命令或一非选择命令的时候,该中间控制信号产生器可产生一第一脉冲中间控制信号,并且当最后命令是一读命令及该目前的命令是一写命令或一非选择命令之时,便会产生一第二脉冲中间控制信号。23.如申请专利范围第21项之半导体记忆体装置,其中每个重复器包括一延迟电路,以延迟第一脉冲中间控制信号:一闩闸,以保持发生延迟第一脉冲控制信号与第二脉冲控制信号之最后状态;及组合逻辑,以便在确定闩控状态与一外部供应输出致能信号之时,确定输出控制信号。24.如申请专利范围第23项之半导体记忆体装置,其中该延迟电路包括:串联的多重反相器;跨在该等偶数反相器的至少一并联保险丝,以致于如果保险丝切断,偶数反相器可增加延迟。图式简单说明:第一图系描述具有共用资料滙流排传统半导体记忆体装置方块图;第二图系描述一传统半导体记忆体装置的内部电路方块图;第三图系描述在第二图所示的资料输入/输出驱动器结构;第四图系描述在第二图所示的控制电路的一具体实施例电路图;第五图系描述在第二图所示半导体记忆体装置操作程序的工作时序图,其情况是第二图是运用在第一图的系统;第六图系根据本发明而描述半导体记忆体装置的一内部电路方块图;第七图系根据本发明而描述一控制电路的具体实施例电路图;第八图a和第八图b系描述在第七图所示的自我重置电路具体实施例电路图;第九图系描述在第七图所示的重复器具体实施例电路图;第十图系描述在第九图所示的可变延迟电路具体实施例电路图;第十一图系描述在第六图所示半导体记忆体装置操作程序的工作时序图,其情况是第六图是运用在第一图的系统。 |
