| 主权项 |
1.一种含半导体结构的半导体基材,包含:该半导体基材形成具有壁面及上、下部分并包覆也含一半导体结构之半导体基材区域的隔离沟渠,其中该半导体结构系与含于该半导体基材中但未位于该包覆区域中的其他半导体结构电隔离;该隔离沟渠的较低部分系以一导电材料至少部分地填充,其中该导电材料具有以一第一电气绝缘体而与该沟渠较低部分的壁面至少部分隔离的壁面部分,并具有与半导体基材电接触的一较低部分;以及该隔离沟渠的较高部分系以一第二电气绝缘体填充。2.如申请专利范围第1项之半导体基材,其中该导电材料为掺杂多晶矽,而该第一与第二电气绝缘体皆为二氧化矽。3.一种动态随机存取记忆体,包含:复数个横竖排列于半导体基材之主动区中的记忆胞,而该主动区系以一连续的隔离沟渠而在该半导体基材中彼此隔离;该隔离沟渠具有壁面及上、下部分:该隔离沟渠的较低部分系以一导电材料填充,其中该导电材料具有以一第一电气绝缘体而与该沟渠较低部分的壁面至少部分隔离的壁面部分,并具有与半导体基材电接触的一较低部分;以及该隔离沟渠的较高部分系以一第二电气绝缘体填充。4.如申请专利范围第3项之动态随机存取记忆体,其中该主动区形成于半导体基材之一导电型之单晶表面阱中,而在该隔离沟渠之较低部分中的掺杂多晶矽为该导电型并电连接至该半导体基材。5.一位动态随机存取记忆体,包含:一记忆体部分,其包含横竖排列于半导体基材之主动区中的复数个记忆胞,而各记忆胞包含该导电型的电晶体及储存电容器,而该主动区系以在该半导体基材中一第一隔离沟渠而彼此隔离,该隔离沟渠具有以掺杂多晶矽填充的一较低部分以及以一电气绝缘体填充的一较高部分;该掺杂多晶矽填充物的较低部分将与半导体基材电接触,而掺杂多晶矽填充物的壁面部分系以一电气绝缘层而与沟渠较低部分的壁面部分电隔离;以及一周边部分,其含有至少含一导电型的电晶体以及相反导电型的一电晶体于半导体基材中的电路,而该周边电路系以在该半导体基材中一第二隔离沟渠(以一电气绝缘体填充)而彼此电隔离。6.如申请专利范围第5项之动态随机存取记忆体,其中记忆胞对系以部分的该第一隔离沟渠而彼此隔离,而该电气绝缘体与电气绝缘层皆为二氧化矽。7.如申请专利范围第5项之动态随机存取记忆体,其中该第一隔离沟渠为连续的。8.一种动态随机存取记忆体,包含:一半导体基材,一彼此隔离且横竖排列于一种导电型之主动表面层中的记忆胞阵列被包含于其中:记忆胞对系以在半导体基材中之一连续的隔离沟渠而隔离于该半导体基材中,该隔离沟渠包含的填充物为介电材料的顶层部分以及为多晶矽(系以该一种导电型掺杂,并被设计成维持在排斥少数载体的电位)的底层部分;以及一较低部分的该掺杂多晶矽填充物将与半导体基材电接触,且该掺杂多晶矽填充物的壁面部分系以一电气绝缘层而与该沟渠较低部分的壁面部分电气隔离。9.一种动态随机存取记忆体,包含:一记忆胞阵列,其系形成于矽晶片中之一导电型的阱中并横竖地排列,而各记忆胞含一电晶体及一储存电容器;一连续的隔离沟渠,其形成于阱中,用于与阱中的各记忆胞对电隔离,该连续的隔离沟渠具有以介电材、填充的一较高部分以及以多晶矽(以阱的导电型掺杂)填充的一较低部分;以及该掺杂多晶矽填充物的较低部分将与阱电接触,而掺杂多晶矽填充物的壁面部分系以一电气绝缘层而与沟渠较低部分的壁面部分电隔离。10.如申请专利范围第9项之动态随机存取记忆体,其中各记忆胞的储存电容器系由以多晶矽填充的储存沟渠形成,该储存电容器系与阱电隔离并以一导电带(其包含一外扩散区)而电连接至记忆胞之电晶体的源极,且在一共用纵栏中之各电晶体的汲极系以一共用的位元线连接。11.如申请专利范围第10项之动态随机存取记忆体,其中该连续隔离沟渠之较低填充部分的顶端并不高于横列记忆胞之电晶体的汲极的底部,而该较低填充部分的底部系至少如该扩散带(将储存沟渠的填充物与电晶体的一源极连接)的底部一般深。12.如申请专利范围第11项之动态随机存取记忆体,其中该连续隔离沟渠的介电填充物为氧化矽。13.如申请专利范围第9项之动态随机存取记忆体,其中该阱为p型导电性,电晶体为n通道金属氧化物半导体场效应电晶体(与该阱形成p-n接面),该隔离沟渠的较低部分系以p型多晶矽填充,以及该储存沟渠系以n型多晶矽填充。14.如申请专利范围第11项之动态随机存取记忆体,其中在该隔离沟渠中之介电材料的底部水平至少与形成记忆体之矽半导体基材中之最深的源极/半导体及汲极/半导体p-n接面一般深。15.一种动态随机存取记忆体,包含:一单晶矽晶片,其包含复数个主动区,各主动区各包含一对电晶体及一对分离的储存沟渠(用于提供各电晶体一储存电容器);一连续的隔离沟渠,其安置于矽晶片中,用于与主动区彼此隔离,该储存沟渠系以一导电型的掺杂多晶矽填充;该隔离沟渠具有以介电材料填充的一较高部分以及以掺杂多晶矽(与该一种导电型相反的导电型,并被连接至一部份的矽晶片)填充的一较低部分;该掺杂多晶矽填充物的较低部分将与矽晶片电接触,而掺杂多晶矽填充物的壁面部分系以一电气绝缘层而与沟渠较低部分的壁面部分电隔离。16.如申请专利范围第15项之动态随机存取记忆体,其中各电晶体包含一个一种导电型的局部区域,其被连接至相关储存沟渠之一种导电型的掺杂多晶矽填充物。17.如申请专利范围第16项之动态随机存取记忆体,其中该矽晶片包含一p型阱于所有记忆胞之主动区含于其中的顶端表面,该电晶体为n通道金属氧化物半导体场效应电晶体,该储存沟渠系以n型掺杂审晶矽填充,以及该连续隔离沟渠之较低部分的填充物为p型掺杂多晶矽。18.一种用于提供含于半导体基材中之半导体结构之电隔离的方法,包含下列步骤:形成一隔离沟渠部分于半导体基材中:以一电气绝缘体衬垫该沟渠之较低部分的壁面;以一导材料填充该隔离沟渠的较低部分,其较低部分系与半导体基材电接触,而其他部分系以该电器绝缘体而与隔离沟渠较低部分的壁面电隔离;以及以一电气绝缘体填充该隔离沟渠的较高部分。19.如申请专利范围第18项之方法,其中该导电材料为掺杂多晶矽且该电气绝缘体与电气绝缘层皆为二氧化矽。20.一种用于制作记忆胞于一种导电型之半导体基材中的方法,包含的步骤有:提供一经刻画的PAD层于该半导体基材的顶端表面上(定义记忆胞形成于其中的主动区)与一连续的场遮蔽隔离沟渠区;形成储存沟渠于该主动区中,并以掺杂多晶矽填充其,该掺杂多晶矽的导电型系与该一导电型相反并与单晶矽电隔离(除了扩散带区域外);形成一连续的隔离沟渠于该隔离沟渠区中;形成一电气绝缘层于该隔离沟渠之较低部分的壁面上;以掺杂多晶矽填充该隔离沟渠的底部,该掺杂多晶矽的导电型为该一导电型与半导体基材电隔离(除了隔离沟渠底部域外);以氧化矽填充该隔离沟渠的较高部分;在各主动区中形成一对金属氧化物半导体场效应电晶体,该电晶体具有彼此隔离且与该一导电型相反导电型的源极与汲极区;以及以一扩散带区域提供一导电连接于各电晶体的源极与储存沟渠的多晶矽填充物之间。图式简单说明:第一图至第十二图各表示根据本发明之形成一记忆胞对阵列于其中之各阶段的一半导体基材(诸如一矽工件、基板、晶片),其中第一图为上视图,第二图为穿经第一图之虚线2-2的横剖面图,第三图为穿经第一图之虚线3-3的横剖面图,第四图为上视图,第五图-第十一图为穿经第四图之虚线4-4的横剖面图,第十二图为穿经第一图之虚线12-12的横剖面图;以及第十三图为半导体基材之周围的横剖面图,其包含第一图之记忆胞的支援电路。 |
