| 主权项 |
1.一种电路配置,包含:(a)一来源单元配置成发出第一异动处理;(b)一目的地单元配置成接收第一异动处理;以及(c)一异动处理排程器配置成藉由基于第一及第二异动处理中之至少一者的状态资讯,排定第一异动处理相对于第二异动处理为优先而排程发送第一异动处理由来源单元至目的地单元。2.如申请专利范围第1项之电路配置,其中来源单元进一步配置成发出第二异动处理,及其中异动处理排程器系偶合至来源单元将藉来源单元送出第一异动处理比较藉来源单元送出第二异动处理更为优先进行。3.如申请专利范围第1项之电路配置,其中异动处理排程器系偶合至目的地单元而排序由目的地单元接收第一异动处理比较由目的地单元接收第二异动处理更为优先。4.如申请专利范围第3项之电路配置,其进一步包含一第二来源单元配置成发出第二异动处理。5.如申请专利范围第1项之电路配置,其中异动处理排程器系偶合介于来源单元与目的地单元间,以及其中异动处理排程器系配置成可接收第一及第二异动处理且于发送第二异动处理前送出第一异动处理给目的地单元。6.如申请专利范围第1项之电路配置,其中来源单元及目的地单元系于其享记忆体系统彼此偶合,及其中第一异动为相干性异动用于维持共享记忆体系统内部的相干性。7.如申请专利范围第6项之电路配置,其中状态资讯指示当完成第一及第二异动处理中之至少一者时储存于目的地单元之至少一记忆体位址之修改状态。8.如申请专利范围第7项之电路配置,其中异动处理排程系配置成响应第一异动处理为经修改的异动处理而使第一异动处理比第二异动处理优先,结果导致储存于目的地单元之记忆体位址的修改状态,以及第二异动处理为未经修改的异动处理,结果导致储存于目的地单元之记忆体位址之未经修改的状态。9.如申请专利范围第6项之电路配置,其中第一异动处理系选自记忆体存取请求异动处理及记忆体存取答覆异动处理组成的组群。10.如申请专利范围第1项之电路配置,其中异动处理排程器进一步配置成若仅满足公平性时第一异动处理相对于第二异动处理为优先。11.如申请专利范围第1项之电路配置,其中异动处理排程器进一步配置成使用一种可程式排程演算法时第一异动处理相对于第二异动处理为优先。12.如申请专利范围第11项之电路配置,进一步包含一种可程式暂存器配置成可储存一缩放因数用于调整异动处理排程器之可程式排程演算法。13.如申请专利范围第1项之电路配置,其中来源及目的地单元各自系选自由处理器、记忆体控制器、滙流排控制器、滙流排仲裁器、快取记忆体、快取记忆体控制器、快取记忆体索引、过渡快取记忆体、窥探回应逻辑、网路控制器、主记忆体、全然关联的缓冲器、及设定关联缓冲器组成的组群。14.如申请专利范围第1项之电路配置,其中来源及目的地单元系设置于同一积体电路装置内部。15.如申请专利范围第1项之电路配置,其中来源及目的地单元系设置于分开积体电路装置内部。16.一种电路配置,包含:(a)一共享记忆体系统包括复数组件,各组件配置为来源单元及目的地单元中之至少一者,各来源单元系配置成可发出经修改的异动处理及未经修改的异动处理中之至少一者而维持共享记忆体系统的相干性,以及各目的地单元系配置成可由来源单元接收异动处理;以及(b)一异动处理排程器,其系配置成藉由排定至少一经修改的异动处理相对于未经修改的异动处理更优先而排程异动处理由至少一来源单元传输至至少一目的地单元。17.如申请专利范围第16项之电路配置,其中异动处理排程器包括:(a)经修改及未经修改伫列分别配置成可接收由至少一来源单元发出的尚待处理的经修改及未经修改的异动;以及(b)异动处理调度逻辑电路偶合至伫列,该异动处理调度逻辑电路系配置成唯有于尚待处理的未经修改的异动数目不超过预定阈値时才比较未经修改的异动处理优先处理经修改的异动。18.如申请专利范围第17项之电路配置,其中该异动处理调度逻辑电路系配置成经由比较悬而未决之未经修改的异动处理数目与悬而未决之经修改的异动处理数目而决定悬而未决之未经修改的异动数目未超过预定阈値。19.如申请专利范围第18项之电路配置,其中异动处理调度逻辑电路进一步配置成当决定悬而未决之未经修改的异动处理数目未超过预定阈値时,藉可程式缩放因数而缩放悬而未决之经修改以及未经修改之异动处理数目中之至少一者。20.如申请专利范围第16项之电路配置,其中各组件系选自由记忆体、快取记忆体、处理器、滙流排控制器、及滙流排仲裁器组成的组群。21.一种资料处理系统,包含:(a)复数处理器偶合至系统滙流排之共享记忆体,各处理器包括至少一快取记忆体,且系统滙流排系处于滙流排仲裁者的控制之下,各该处理器、共享记忆体及滙流排仲裁者配置作为来源单元及目的地单元中之至少一者,各来源单元系配置成可发出经修改的异动及未经修改的异动中之至少一者来维持共享记忆体系统的相干性,以及各目的地单元系配置成可由一来源单元接收异动处理;以及(b)异动处理排程逻辑系设置于处理器、共享记忆体及滙流排仲裁者中之至少一者,且系配置成经由排序至少一种经修改的异动处理相对于未经修改的异动处理更为优先,而排程异动处理由至少一来源单元传输至至少一目的地单元。22.一种排程异动处理之方法,该方法包含:(a)由至少一来源单元接收第一及第二异动处理;以及(b)基于与第一及第二异动处理中之至少一者状态资讯于至少一目的地单元相对于第二异动处理优先处理第一异动。23.如申请专利范围第22项之方法,其中相对于第二异动处理优先处理第一异动包括控制由同一来源单元传输第一及第二异动处理的顺序。24.如申请专利范围第22项之方法,其中相对于第二异动处理优先处理第一异动包括控制处理由同一目的地单元接收的第一及第二异动之处理顺序。25.如申请专利范围第22项之方法,其中接收第一及第二异动处理包括由第一来源单元接收第一异动处理以及由第二来源单元接收第二异动处理,以及其中相对于第二异动处理优先处理第一异动包括透过一共通界面控制第一及第二异动处理的传输顺序。26.如申请专利范围第22项之方法,其中来源及目的地单元系彼此偶合于一共享记忆体系统,及其中第一及第二异动处理为用于维持共享记忆体系统内部之相干性之相干性异动处理。27.如申请专利范围第26项之方法,其中相对于第二异动处理优先处理第一异动包括决定第一异动是否为经修改的异动处理或未经修改的异动处理。28.如申请专利范围第22项之方法,其中相对于第二异动处理优先处理第一异动包括决定是否符合公平性。29.如申请专利范围第22项之方法,其中来源及目的地单元各自系选自由处理器、记忆体控制器、滙流排控制器、滙流排仲裁器、快取记忆体、快取记忆体控制器、快取记忆体索引、过渡快取记忆体、窥探回应逻辑、网路控制器、主记忆体、全然关联的缓冲器、及设定关联缓冲器组成的组群。30.一种于一共享记忆体系统排程发出的异动处理之方法,该方法包含:(a)由复数来源单元之至少一者接收异动处理;以及(b)于复数目的地单元之至少一者相对于未经修改的异动处理优先处理至少一经修改的异动。图式简单说明:第一图为根据本发明之资料处理系统之方块图。第二图为适合用于第一图之资料处理系统之异动排程器之方块图。第三图为流程图举例说明藉第二图之解码/优先顺序逻辑执行的作业顺序。第四图为流程图举例说明藉第二图之调度逻辑执行的作业顺序。第五图为适用于本发明之第一共享记忆体环境之方块图,其系利用共享记忆体架构。第六图为适合用于本发明之第二共享记忆体环境之方块图,其系利用经分散及共享的记忆体架构或仅快取记忆体存取(COMA)记忆体架构。第七图为实施根据本发明之多重来源/目的地单元之积体电路装置之方块图。 |
