| 主权项 |
1.一种半导体结构,包括: 一具有一第一制造精确度之第一元件之主动矩阵; 以及 一环绕该主动矩阵之周边区域,该周边区域包含具 有一小于该第一制造精确度之第二制造精确度之 第二元件,其中,该第二元件系自该主动矩阵中隔 离以及包括用于改进该主动矩阵操作之被动装置 。2.如申请专利范围第1项之半导体结构,其中,该 主动矩阵包括一包含位元线及主动字线之主动记 忆体矩阵。3.如申请专利范围第2项之半导体结构, 其中,该第二元件包括虚设字线,以及该第二制造 精确度系不足以使用该虚设字线作为该主动字线 。4.如申请专利范围第1项之半导体结构,其中,该 第二元件包括至少电容器、电阻器、二极体与电 感器。5.如申请专利范围第1项之半导体结构,其中 ,该第二元件包括至少去耦合电容器及储存电容器 其中之一。6.如申请专利范围第1项之半导体结构, 进一步包括一连接至该矩阵之稳压器,其中,该第 二元件增加该稳压器之电容。7.如申请专利范围 第6项之半导体结构,其中,该稳压器包括一负字线 稳压器或一放大字线电压产生器其中之一。8.如 申请专利范围第1项之半导体结构,进一步包括介 于该主动矩阵及该第二元件之间之接地元件。9. 一种半导体结构,包括: 一包含位元线及具有一第一制造精确度之主动记 忆体矩阵; 一环绕该主动记忆体矩阵之周边区域,该周边区域 包含虚设字线及具有一小于该第一制造精确度之 第二制造精确度,其中,该虚设字线系自该主动记 忆体矩阵中隔离;以及 一连接至该主动记忆体矩阵之稳压器,其中,该虚 设字线增加电容至该稳压器。10.如申请专利范围 第9项之半导体结构,其中,该虚设字线包括至少闸 控电容器、电阻器、二极体与电感器其中之一。 11.如申请专利范围第9项之半导体结构,其中,该第 二制造精确度系不足以使用该虚设字线作为该位 元线。12.如申请专利范围第9项之半导体结构,其 中,该虚设字线包括至少去耦合电容器及储存电容 器其中之一。13.如申请专利范围第9项之半导体结 构,其中,该稳压器一负字线稳压器或一放大字线 电压产生器其中之一。14.如申请专利范围第9项之 半导体结构,进一步包括介于该主动记忆体矩阵及 该虚设字线之间之接地字线。15.一种用于制造一 半导体结构之方法,包括: 形成一主动记忆体矩阵,用以包含具有一第一制造 精确度之位元线; 形成一环绕该主动记忆体矩阵之周边区域,用以包 含具有一小于该第一制造精确度之第二制造精确 度之虚设字线; 自该主动记忆体矩阵隔离该虚设字线;以及 连接一稳压器至该主动记忆体矩阵,其中,该虚设 字线增加电容至该稳压器。16.如申请专利范围第 15项之方法,其中,该形成之虚设字线包括形成闸控 电容器、电阻器、二极体与电感器其中之一。17. 如申请专利范围第15项之方法,其中,该第二制造精 确度系不足以使用该虚设字线作为该位元线。18. 如申请专利范围第15项之方法,其中,该形成之虚设 字线包括形成至少去耦合电容器及储存电容器其 中之一。19.如申请专利范围第15项之方法,其中,该 连接之稳压器包括连接至该主动记忆体矩阵之一 负字线稳压器或一放大字线电压产生器其中之一 。20.如申请专利范围第15项之方法,其中,该隔离包 括介于该主动记忆体矩阵及该虚设字线之间之接 地字线。图式简单说明: 第一图A系略示一显示一矩阵及矩阵边缘部份之 DRAM矩阵俯视图; 第一图B系略示第一图A所示之一部份DRAM矩阵俯视 图; 第一图C-第一图D系略示第一图B中各沿着线x-x及y-y 所画之DRAM矩阵剖面图。 第二图包含第二图A及第二图B,系显示具有及不具 本发明之一DRAM之负字线电压之电压对时间图; 第三图系根据本发明一具有一负字线稳压器电路 之略图; 第四图系根据本发明一具有一放大字线电压产生 器电路之略图; 第五图系显示本发明方法之流程图。 |
