| 主权项 |
1.一种半导体记忆体,其包含:一些与彼等记忆体晶格相耦合之选择线;一些可用以选择一选择线之解码器;和一些连接线,彼等各系连接在一选择线与彼等解码器之一输出节点中间,其中至少有两条连接线,系做交叉耦合,以致一选定之选择线的位置,系响应一位址信号之移位,而沿一第一方向上之次序做移位。2.如申请专利范围第1项之半导体记忆体,其中之解码器,系包含第一和第二解码器组,彼等系彼此相邻,以及在排列上系具有一镜像之关系。3.如申请专利范围第2项之半导体记忆体,其中之连接线,系包含第一和第二连接线,该等第一连接线,系连接在彼等对应之选择线与其第一解码器组中间,以及该等第二连接线,则系连接在彼等对应之选择线与其第二解码器组中间,以及其中至少部份之第一连接线,和至少部份之第二连接线,系做交叉耦合。4.如申请专利范围第2项之半导体记忆体,其中尚包含:一些各可选择耦合至一选择线之主选择线,其中,其第一解码器组,系包含一些连接至一主选择线之第一解码器,以及其第二解码器组,系包含一些连接至另一主选择线之第二解码器。5.如申请专利范围第1项之半导体记忆体,其中之半导体记忆体,系具有一第一接线层,和一安排在第一接线层上方之第二接线层,以及彼等连接线中,有两条系分别布置在该等第一接线层和第二接线层处。6.一种半导体记忆体,其包含:一些与彼等记忆体晶格相耦合之字线;一些可用以选择一些字线之字解码器;和一些连接线,彼等各系连接在一对应字解码器之输出节点与一对应字线中间,其中,至少有两条连接线,彼此系做交叉耦合。7.如申请专利范围第6项之半导体记忆体,其中,至少有两条连接线,系做交叉耦合,以致彼等选定字线之位置,系响应一位址信号之移位,而依序做移位。8.如申请专利范围第7项之半导体记忆体,尚包含:一些主选择线,其中,彼等字解码器,系响应一些选择信号,而选择使彼等对应之字线与主字线相连接。9.一种半导体记忆体,其包含:一些与彼等对应记忆体晶格相耦合之第一字线;一些与彼等对应记忆体晶格相耦合之第二字线;一包含彼等可选定上述第一字线之第一字解码器的第一解码器组;一包含彼等可选定上述第二字线之第二字解码器的第二解码器组;第一连接线,彼等各系连接在一对应第一字解码器之输出节点,与一对应第一字线中间;第二连接线,彼等各系连接在一对应第二字解码器之输出节点,与一对应第二字线中间,其中,该等第一和第二连接线中,至少有两条系彼此做交叉耦合。10.如申请专利范围第9项之半导体记忆体,其中,该等第一和第二连接线中,至少有两条系做交叉耦合,以致彼等选定字线之位置,系响应一位址信号之移位,而依序做移位。11.如申请专利范围第9项之半导体记忆体,其中,该等第一连接线或第二连接线中之一,至少有两条系彼此做交叉耦合。12.如申请专利范围第9项之半导体记忆体,其中,至少有两条第一连接线,和至少有两条第二连线,系彼此做交叉耦合。13.如申请专利范围第9项之半导体记忆体,其中,该等第一和第二解码器组在排列上,系具有一镜像之关系。14.如申请专利范围第13项之半导体记忆体,其中之半导体记忆体,系包含一其中位有一些字线之记忆体晶格阵列,以及其中之第一和第二解码器组,系布置在上述记忆体晶格阵列之两侧。图式简单说明:第一图A和第一图B系一些可显示一解码电路之镜像排列所得空间缩小之效果之一范例的平面图;第二图系一可显示一传统式半导体记忆体内位址增量中彼等次选择线之选择次序的平面图;第三图系一可显示上述传统式半导体记忆体内,当输入彼等做数学处理之位址时,彼等次选择线之选择次序的平面图;第四图系一可显示上述传统式半导体记忆体内,当执行其移位冗余程序时,彼等次选择线之选择次序的平面图;第五图系一可显示一依本发明一实施例所制SDRAM之排列外貌的平面图;第六图A至第六图D系一些可显示第五图中所示之SDRAM晶格阵列内,彼等次解码器与次选择线间之连接的示意图;第七图系一可显示其第一实施例中,四个次解码器组之排列的平面图;第八图A和第八图B系一些可显示其第一实施例中,彼等次解码器组与次选择线间之实际连接部份的平面图;第九图A和第九图B系一些可显示其第二实施例中,彼等次解码器组与次选择线间之实际连接部份的平面图;而第十图A和第十图B则系一些可显示其第二实施例中,彼等次解码器组与次选择线间之实际连接部份的平面图。 |
