| 主权项 |
1.一种半导体封装基板布局方法,包含以下步骤:(1)定义复数个封装区域于基板上,其中每一对相邻之封装区域系以一预定之切割线为界;(2)于每一个封装区域之中,定义至少一焊线手指区;(3)于每一个封装区域中,定义至少一排导电通孔于该切割线之旁侧;且于相邻之二个封装区域中,隔着该切割线相对之导电通孔系大致于横向方向上成直线排列;(4)于第一个封装区域中,定义复数条导电迹线,用以将该焊线手指区电性相连至该些导电通孔;以及(5)将相邻之二个封装区域中,位于该切割线二侧之所有的导电通孔电性相连至一共用之电镀滙流排;该电镀滙流排包括:(i)复数条横向导电线段,其系于横向方向跨越该切割线,用以电性相连该切割线二侧之导电通孔;以及(ii)复数条斜向导电线段,其系于斜向方向跨越该切割线,用以电性相连每一对相邻之横向导电线段。2.如申请专利范围第1项所述之半导体封装基板布局方法,其中该半导体封装基板为一TFBGA基板。3.一种半导体封装基板,其包含:(a)复数个封装区域,其中每一对相邻之封装区域系以一预定之切割线为界;且每一个封装区域包括:(a-1)至少一焊线手指区;(a-2)至少一排导电通孔,其位于该切割线之旁侧;且于相邻之二个封装区域中,隔着该切割线相对之导电通孔系大致于横向方向上成直线排列;以及(a-3)复数条导电迹线,用以将该焊线手指区电性相连至该些导电通孔;以及(b)一电镀滙流排,其系用以电性相连该切割线二侧之所有的导电通孔;该电镀滙流排包括:(b-1)复数条横向导电线段,其系于横向方向跨越该切割线,用以电性相连该切割线二侧之导电通孔;以及(b-2)复数条斜向导电线段,其系于斜向方向跨越该切割线,用以电性相连每一对相邻之横向导电线段。图式简单说明:第一图A为一上视平面示意图,其中显示一种习知之TFBGA基板布局方法;第一图B显示第一图A所示之TFBGA基板于分割程序产生割刀对位偏移时的情况;第一图C显示一分割后之封装单元,其由于发生割刀对位偏移状况而产生导电迹线短路之现象;第二图A为一上视平面示意图,其中显示另一种习知之TFBGA基板布局方法;第二图B为一上视平面示意图,其用以说明第二图A所示之TFBGA基板布局方法的一项缺点;第三图为一上视平面图,其中显示本发明所提供之TFBGA封装基板布局方法。 |
