| 主权项 |
1.一种在半导体底材上制造动态随机存取记忆体之沟渠式电容的方法,该方法至少包含:进行蚀刻程序以形成沟渠结构于该半导体底材中,其中该沟渠结构具有底部与侧壁,且该侧壁邻接于该底部;对该沟渠结构进行离子掺杂,以便在该底部与邻接该底部之部份该侧壁上形成掺杂区域,其中该掺杂区域可作为第一储存电极;形成复数个粗糙(rugged)晶粒于该掺杂区域之上表面;使用该复数个粗糙晶粒作为蚀刻罩幂,选择性蚀刻该掺杂区域,其中该掺杂区域相对于该复数个粗糙晶粒具有较高之蚀刻选择性;移除该复数个粗糙晶粒;形成电容介电层于该掺杂区域之上表面;且形成导电层以填充于该沟渠结构中,其中该导电层电性连接于汲极结构,且可作为第二储存电极。2.如申请专利范围第1项之方法,其中在对该沟渠结构进行离子掺杂程序之前,更包括下列步骤:形成环状氧化层于部份该侧壁上,其中该部份侧壁邻接于该半导体底材之上表面;且形成氮化层于该环状氧化层之上表面。3.如申请专利范围第1项之方法,其中上述之半导体底材是由矽层所构成。4.如申请专利范围第1项之方法,其中上述之粗糙晶粒是由多晶矽(polysilicon)所构成,且形成该复数个粗糙晶粒之温度约为560至600℃,压力约为0.1至1毫托耳。5.如申请专利范围第1项之方法,其中在形成上述复数个粗糙晶粒之前,更包括形成薄氧化层于该掺杂区域之上表面以提高后续形成粗糙晶粒之附着性。6.如申请专利范围第1项之方法,其中上述选择性蚀刻程序之蚀刻配方为HBr与Cl2。7.如申请专利范围第1项之方法,其中上述选择性蚀刻程序之蚀刻配方为CH3COOH、NH3.HF与H2O。8.如申请专利范围第1项之方法,其中上述之电容介电层可选择O/N、O/N/O、Ta2O5.BST、PZT、或其任意组合。9.如申请专利范围第1项之方法,其中上述之导电层系选自掺杂复晶矽(doped polysilicon)、同步掺杂复晶矽(in-situ doped polysilicon)、铜、铝、钛、钨、白金、合金或其任意组合。10.一种在半导体底材上制造动态随机存取记忆体之沟渠式电容的方法,该方法至少包含:形成氮化层于该半导体底材上以作为停止层;进行蚀刻程序以形成沟渠结构于该半导体底材中,其中该沟渠结构具有底部与侧壁,且该侧壁邻接于该底部;形成环状氧化层于邻接该半导体底材上表面之部份侧壁上;形成保护层于该环状氧化层之上表面;使用该保护层作为罩幂对该沟渠结构进行离子掺杂,以便在该底部与邻接于该底部之部份该侧壁上形成掺杂区域,其中该掺杂区域可作为第一储存电极;形成复数个粗糙(rugged)晶粒于该掺杂区域之上表面;选择性蚀刻该掺杂区域以形成复数个洞穴于掺杂区域上,其中该掺杂区域相对于该复数个粗糙晶粒具有较高之蚀刻选择性;移除该复数个粗糙晶粒;形成电容介电层于该沟渠结构之上表面;形成导电层以填充于该沟渠结构中以作为第二储存电极;且形成束缚区域于该半导体底材中,以电性连接该导电层与电晶体之汲极结构。11.如申请专利范围第10项之方法,其中在形成上述环状氧化层之前,更包括形成四乙基矽酸盐(TEOS)氧化层以填充于该沟渠结构中之步骤。12.如申请专利范围第10项之方法,其中上述之半导体底材是由矽层所构成。13.如申请专利范围第10项之方法,其中上述之粗糙晶粒是由多晶矽所构成,且形成该复数个粗糙晶粒之温度约为560至600℃,压力约为0.1至1毫托耳。14.如申请专利范围第10项之方法,其中在形成上述粗糙晶粒之前,更包括形成薄氧化层于该掺杂域之上表面以提高后续形成该复数个粗糙晶粒之附着性。15.如申请专利范围第10项之方法,其中上述选择性蚀刻程序之蚀刻配方为HBr与Cl2。16.如申请专利范围第10项之方法,其中上述选择性蚀刻程序之蚀刻配方为CH3COOH、NH3.HF与H2O。17.如申请专利范围第10项之方法,其中上述之保护层是由氮化层所构成。18.如申请专利范围第10项之方法,其中上述之复数个洞穴具有小于200埃之深度。19.如申请专利范围第10项之方法,其中上述之环状氧化层是使用热氧化法所形成。20.一种在半导体矽底材上制造具有沟渠式电容之动态随机存取记忆体其方法,该方法至少包含:进行蚀刻程序以形成沟渠结构于该半导体矽底材中,其中该沟渠结构具有底部与侧壁,且该侧壁邻接于该底部;形成氧化填充物以填充于该沟渠结构中,且曝露出邻接于该半导体矽底材上表面之部份该侧壁;形成环状氧化层于该部份侧壁上;形成保护层于该环状氧化层之上表面;移除该氧化填充物;使用该保护层作为罩幂对该沟渠结构进行离子掺杂,以便在该底部与邻接于该底部之部份该侧壁上形成掺杂区域,其中该掺杂区域可作为第一储存电极;形成复数个粗糙(rugged)矽晶粒于该掺杂区域之上表面;选择性蚀刻该掺杂区域以形成复数个洞穴于掺杂区域上,其中该掺杂区域相对于该复数个粗糙矽晶粒具有较高之蚀刻选择性;移除该复数个粗糙矽晶粒;移除该保护层;形成电容介电层于该掺杂区域之上表面;形成导电层以填充于该沟渠结构中,且作为第二储存电极;形成闸极结构于该半导体底材之上表面;使用该闸极结构作为罩幂对该半导体底材进行离子布値,以形成源极/汲极结构;且形成束缚区域于该半导体底材中,以电性连接该导电层与源极/汲极结构。21.如申请专利范围第20项之方法,其中上述选择性蚀刻程序为乾式蚀刻,且其蚀刻配方为HBr与Cl2。22.如申请专利范围第20项之方法,其中上述选择性蚀刻程序为湿式蚀刻,且其蚀刻配方为CH3COOH、NH3.HF与H2O。23.如申请专利范围第20项之方法,其中上述之复数个洞穴具有小于200埃之深度。24.如申请专利范围第20项之方法,其中上述之复数个粗糙矽晶粒是在温度约560至600℃,且压力约0.1至1毫托耳的环境中形成。图式简单说明:第一图为半导体底材之截面图,显示根据本发明形成沟渠结构于半导体底材上之步骤;第二图为半导体底材之截面图,显示根据本发明形成环状氧化层于该半导体底材上之步骤;第三图为半导体底材之截面图,显示根据本发明对该半导体底材进行离子掺杂之步骤;第四图为半导体底材之截面图,显示根据本发明形或粗糙晶粒于该沟渠结构中之步骤;第五图为半导体底材之截面图,显示根据本发明进行选择性蚀刻之步骤;第六图为半导体底材之截面图,显示根据本发明形成导电层以填充于沟渠结构中之步骤;及第七图为半导体底材之截面图,显示根据本发明形成具有浅沟渠电容之动态随机存取记忆体。 |
