| 主权项 |
1.一种延迟元件,延迟一接收传输信号,包括: 一延迟组件,其操作于一供应电压Vdd及一供应电压 Vss,并延迟该传输信号,该电压Vdd大于该电压Vss;以 及 一外加电路,其输出该延迟组件之一输出,其中一 预设电压大该电压Vss且小于该电压Vdd。2.如申请 专利范围第1项所述之延迟元件,又包括: 复数个彼此串联的延迟组件;以及 复数个外加电路,各自连接至该些延迟组件之输出 的其中之一。3.如申请专利范围第1项所述之延迟 元件,其中 该延迟组件包括一数位电路,其输出对应一输入电 压的两个可能的电压値之其中之一;以及 该外加电路输出一基本上与一起始电压类似之电 压,该起始电压即为该数位电路之输出将该两个可 能电压値其中之一反转成另一个。4.如申请专利 范围第1项所述之延迟元件,其中 该外加电路输出一大约介于该电压Vss及该电压Vdd 中间的中间电压。5.如申请专利范围第1项所述之 延迟元件,其中 该外加电路包括一小于该延迟组件之输出阻抗的 低阻抗。6.如申请专利范围第5项所述之延迟元件, 其中 该外加电路之输出阻抗的范围介于该延迟组件之 输出阻抗的一半到四分之一之间。7.如申请专利 范围第1项所述之延迟元件,其中 该外加电路包括一第一逻辑闸,其反相输出一输入 信号,以及一回授电路,其连接该第一逻辑闸之一 输入端及一输出端。8.如申请专利范围第7项所述 之延迟元件,其中 该延迟组件包括一第二逻辑闸,以及 该第一逻辑闸包括一比値,基本上与该第二逻辑闸 之一比値相似。9.如申请专利范围第7项所述之延 迟元件,其中 该第一逻辑闸包括一反相器、一反及闸或一反或 闸其中之一。10.如申请专利范围第7项所述之延迟 元件,其中 该延迟组件包括一第二反相器,以及 该反相器包括一比値,基本上与该第二反相器之一 比値相似。11.如申请专利范围第2项所述之延迟元 件,又包括: 一开关单元,其输出该些延迟组件之输出的其中之 一, 其中该外加电路输该预设电压给该开关单元之该 输出。12.如申请专利范围第1项所述之延迟元件, 又包括: 复数个彼此串联的延迟组件;以及 一选择器,其在该些延迟组件之间选择一延迟组件 ,以输入该传输信号; 其中该外加电路对应该传输信号,输出一大于该电 压Vss且小于该电压Vdd之预设电压。13.如申请专利 范围第1项所述之延迟元件,又包括: 复数个电容器,以储存该延迟组件输出之该传输信 号之电荷; 复数个开关,在该些电容器及该延迟组件之输出之 间进行开/关。14.如申请专利范围第13项所述之延 迟元件,其中 该电容器包括一P-型场效电晶体; 该电压Vdd施加至该P-型场效电晶体之一闸极, 该P-型场效电晶体之至少一源极或一汲极的其中 之一连接至该闸极;以及 该源极或该汲极之其中另一个与该开关连接。15. 如申请专利范围第13项所述之延迟元件,其中 该电容器包括一N-型场效电晶体; 该电压Vss施加至该N-型场效电晶体之一闸极, 该N-型场效电晶体之至少一源极或一汲极的其中 之一连接至该闸极;以及 该源极或该汲极之其中另一个与该开关连接。16. 如申请专利范围第13项所述之延迟元件,其中 该电容器包括一P-型场效电晶体; 该电压Vdd施加至该P-型场效电晶体之一闸极;以及 该开关在该P-型场效电晶体之一源极或一汲极与 该延迟组件之该输出之间开启/关闭。17.如申请专 利范围第13项所述之延迟元件,其中 该电容器包括一N-型场效电晶体; 该电压Vss施加至该N-型场效电晶体之一闸极;以及 该开关在该N-型场效电晶体之一源极或一汲极与 该延迟组件之该输出之间开启/关闭。18.如申请专 利范围第13项所述之延迟元件,其中 该电容器包括一N-型场效电晶体; 该电压Vss施加至该N-型场效电晶体之一汲极及一 源极;以及 该N-型场效电晶体之一闸极与该开关连接。19.如 申请专利范围第13项所述之延迟元件,其中 该电容器包括一N-型场效电晶体; 该电压Vss施加至该N-型场效电晶体之一闸极及一 基底; 该开关在N-型场效电晶体之一源极及一汲极以及 该延迟组件之该输出之间进行开启/关闭。20.如申 请专利范围第13项所述之延迟元件,其中 该电容器包括一P-型场效电晶体; 该电压Vdd施加至该P-型场效电晶体之一闸极及一 基底; 该开关在P-型场效电晶体之一源极及一汲极以及 该延迟组件之该输出之间进行开启/关闭。21.如申 请专利范围第13项所述之延迟元件,其中 该电容器包括一N-型场效电晶体; 该电压Vss施加至该N-型场效电晶体之一汲极、一 源极及一基底;以及 该N-型场效电晶体之一闸极与该开关连接。22.如 申请专利范围第13项所述之延迟元件,其中 该电容器包括一P-型场效电晶体; 该电压Vdd施加至该P-型场效电晶体之一汲极、一 源极及一基底;以及 该P-型场效电晶体之一闸极与该开关连接。23.一 种半导体测试元件,其测试一半导体元件,包括: 一图案产生,以产生一测试图案馈入该半导体元件 ; 一延迟单元,产生一延迟时脉,其具有一延迟量对 应至该半导体元件之操作特性; 一成形图案产生器,基于该延迟时脉,利用形成该 测试图案之形状,产生一成形图案; 一元件插入单元,用以装置在该半导体元件上,并 输入该成形测试图案给该半导体元件;以及 一比较器,根据半导体元件对应该成形测试图案所 输出之该输出信号,判断是否该半导体元件为良好 的; 其中该延迟单元包括 一延迟组件,操作于两个供应电压Vss及Vdd,并以产 生该延迟时脉之该延迟量延迟一输入时脉,该电压 Vss小于该电压Vdd;以及 一外加电路,输出一大于该电压Vss且小于该电压Vdd 之预设电压,其与该延迟组件之该输出对应。24.如 申请专利范围第23项所述之半导体测试元件,其中 该延迟单元又包括复数个彼此串联的延迟组件;以 及 复数个外加电路,各自连接至该些延迟组件之输出 的其中之一。25.如申请专利范围第23项所述之半 导体测试元件,其中 该延迟组件包括一数位电路,其输出对应一输出电 压之两个可能电压値的之输出电压的其中之一;以 及 该外加电路输出一电压,基本上与一起始电压相似 ,其为该数位电压之输出,将该两个可能电压値之 输出电压的其中之一,反转成另一个。26.一种半导 体元件,包括一半导体测试单元,以测试该半导体 元件,包括: 一半导体元件单元;以及 一半导体测试单元,包括一延迟单元以产生一用来 测试该半导体测试单元之一测试图案的一产生时 间; 其中该延迟单元包括 一延迟组件,其操作于两个电压Vdd及Vss,并藉延迟 输入时脉产生该时间,其中该电压Vdd大于该电压Vss ;以及 一外加电路,以输出一大于该电压Vss且小于该电压 Vdd之一预设电压,以对应该延迟组件之该输出。27. 如申请专利范围第26项所述之半导体元件,其中 该延迟单元又包括复数个彼此串联的延迟组件;以 及 复数个外加电路,各自连接至该些延迟组件之输出 的其中之一。28.如申请专利范围第26项所述之半 导体元件,其中 该延迟组件包括一数位电路,其输出对应一输入电 压之两个可能电压値的之输出电压的其中之一;以 及 该外加电路输出一电压,基本上与一起始电压相似 ,其为该数位电压之输出,将该两个可能电压値之 输出电压的其中之一,反转成另一个。29.一种示波 器,其显示一输入信号,包括: 一延迟单元,以产生一基于一输入时脉之延迟时脉 ; 一类比/数比转换器,基于该延迟时脉之一时间,执 行该输入信号之类比/数位转换; 一时间内插器,测量该输入信号输入之时间与该延 迟时脉输出之时间的时间差,以作一延迟时间; 一处理器,以根据该类比/数位转换器及该延迟时 间产生之数据,产生用以显示该输入信号之数据; 以及 一显示单元,以根据该处理所产生之数据,显示该 输出信号; 其中该延迟单元包括 一延迟组件,其操作于两个电压Vdd及Vss,并藉延迟 输入时脉产生该时间,其中该电压Vdd大于该电压Vss ;以及 一外加电压,以输出一大于该电压Vss且小于该电压 Vdd之一预设电压,以对应该延迟组件之该输出。30. 如申请专利范围第29项所述之示波器,其中 该延迟单元又包括复数个彼此串联的延迟组件;以 及 复数个外加电路,各自连接至该些延迟组件之输出 的其中之一。31.如申请专利范围第29项所述之示 波器,其中 该延迟组件包括一数位电路,其输出对应一输入电 压之两个可能电压値的之输出电压的其中之一;以 及 该外加电路输出一电压,基本上与一起始电压相似 ,其为该数位电压之输出,将该两个可能电压値之 输出电压的其中之一,反转成另一个。32.一种延迟 元件,以延迟一接收传输信号,包括: 一延迟组件,其操作于一供应电压Vdd及一供应电压 Vss,并延迟该传输信号,该电压Vdd大于该电压Vss;以 及 一外加电路,其输出该延迟组件之一输出,其中一 预设电压大该电压Vss且小于该电压Vdd; 其中该外加电路包括一P-型场效电晶体以及一N-型 场效电晶体;以及 一顺向偏压施加给该P型场效电晶体之一闸极该N- 型场效电晶体之一闸极。33.一种延迟元件,以延迟 一接收传输信号,包括: 一延迟组件,其操作于一供应电压Vdd及一供应电压 Vss,并延迟该传输信号,该电压Vdd大于该电压Vss;以 及 一外加电路,其输出该延迟组件之一输出,其中一 预设电压大该电压Vss且小于该电压Vdd; 其中该外加电路包括一电压源,以输出该预设电压 。34.如申请专利范围第33项所述之延迟元件,其中 该外加电路又包括一低阻抗缓冲电路,其藉该电压 源降低该电压输出之阻抗。35.如申请专利范围第 33项所述之延迟元件,又包括一切断电路,其切断在 该延迟组件及该外电路之间流动之该电流。36.一 种延迟元件,以延迟一接收传输信号,包括: 一延迟组件,其操作于一供应电压Vdd及一供应电压 Vss,并延迟该传输信号,该电压Vdd大于该电压Vss;以 及 一外加电路,其输出该延迟组件之一输出,其中一 预设电压大该电压Vss且小于该电压Vdd; 其中该外加电路包括 一反及闸;以及 一回授电路,连接该反及闸之一输入端及一输出端 。37.如申请专利范围第36项所述之延迟元件,其中 该反及闸包括一控制端,其被馈入一控制信号,以 切断在延迟组件及外加电路之间流动的一电流,以 及流入该外加电路之一电流。38.一种延迟元件,以 延迟一接收传输信号,包括: 一延迟组件,其操作于一供应电压Vdd及一供应电压 Vss,并延迟该传输信号,该电压Vdd大于该电压Vss;以 及 一外加电路,其输出该延迟组件之一输出,其中一 预设电压大该电压Vss且小于该电压Vdd; 其中该外加电路包括 一反或闸;以及 一回授电路,连接该反或闸之一输入端及一输出端 。39.如申请专利范围第38项所述之延迟元件,其中 该反及闸包括一控制端,其被馈入一控制信号,以 切断在延迟组件及外加电路之间流动的一电流,以 及流入该外加电路之一电流。40.一种延迟元件,以 延迟一接收传输信号,包括: 一延迟组件,其操作于一供应电压Vdd及一供应电压 Vss,并延迟该传输信号,该电压Vdd大于该电压Vss;以 及 一外加电路,其输出该延迟组件之一输出,其中一 预设电压大该电压Vss且小于该电压Vdd; 其中该外加电路连接至该延迟组件之一端。图式 简单说明: 第一图系绘示一延迟元件D12之相关技艺; 第二图系绘示第一图之延迟元件的信号波动; 第三图系绘示出该延迟元件D12之另一相关技艺; 第四图系绘示出电性与于延迟电路相当之一电路; 第五图系绘示出基于本发明之一半导体测试元件; 第六图系绘示出第五图之延迟电路100中之结构; 第七图系绘示出使用于一延迟电路100之一延迟元 件D10的结构; 第八图系绘示出第七图中之延迟元件D10的信号波 动; 第九图系绘示延迟元件D10的一个例子; 第十图系绘示出延迟元件D10的一个例子; 第十一图系绘示出延迟元件D10的操作; 第十二图系绘示出一流经电流Ih1,以及流入延迟元 件D10之供应电流Ih及I1; 第十三图系绘示出输入电压Vin及供应电流Ih-及I1 之间的关系; 第十四图系绘示出延迟元件D10之一等效电路; 第十五图系绘示出一外加电路ADC及一接收电路RC 的输出; 第十六图系绘出另一延迟元件D10; 第十七图系绘出另一延迟元件D10; 第十八图系绘出另一延迟元件D10; 第十九图系绘出第十八图之延迟元件D10之改良; 第二十图绘出又另一延迟元件D10; 第二十一图绘示开关SW10及SW12之例子; 第二十二图绘出又另一延迟元件D10; 第二十三图绘示出开关SW20及SW22之例子; 第二十四图绘示出电容器C10.C12.C14.C16.C18及C20的例 子; 第二十五图绘示出外加电路ADC之构造; 第二十六图系绘示出外加电路ADC之另一构造; 第二十七图绘示出第二十六图之等效结构; 第二十八图绘示出外加电路ADC之另一构造; 第二十九图绘示出包括一切断电路CUT之外加电路 ADC; 第三十图绘示出包括一开关组件ANS之切断电路CUT; 第三十一图绘示出包括切断电路之第二十五图的 外加电路ADC; 第三十二图绘示出包括切断电路之外加电路ADC,切 断电路包括一低阻抗缓冲电路LOW和中点电压源EJV; 第三十三图绘示出另一个延迟元件D10; 第三十四图绘示出应用一反及闸之外加电路ADC的 结构; 第三十五图绘示出又一个延迟元件D10; 第三十六图绘示出包括有一反或闸之外加电路ADC 的例子; 第三十七图绘示出又另一个外加电路ADC; 第三十八图绘示出半导体元件96,其包括一半导体 测试单元97,以检测半导体元件;以及 第三十九图绘示出示波器之结构。 |
