| 主权项 |
1.一种半导体记忆装置,包含:多重的记忆体单元行,各该记忆体单元行具有两个或两个以上的记忆体单元;复数之输入/输出线,其数目小于该等记忆体单元行之数目;复数之切换开关,被安装俾能对应至该等输入/输出线,并将彼此邻接之该等记忆体单元行之任一个连接至相对应的该等输入/输出线,以因应一控制电压;超过一个之缺陷位置设定装置,其乃串联连接,其一端子系维持于一高位准电位,且其另一个端子系维持于一高或低位准电位,其中,在该等装置间之一连接点之电压,系被提供至该复数之切换开关,以作为该控制电压;以及至少一控制电压固定电路,将被提供至该复数之切换开关的控制电压固定于一高或低位准。2.一种半导体记忆装置,包含:两个或两个以上的记忆体单元行群组,各该记忆体单元行群组具有一个以上的记忆体单元行,该记忆体单元行系由两个或两个以上的记忆体单元所组成;复数之行选择电路,因应一行位址信号,以选择该等记忆体单元行群组之任一个;复数之输入/输出线,其数目小于该等行选择电路之数目;两个或两个以上的切换开关,被安装成使其能对应至该等输入/输出线,并将彼此邻接之该等行选择电路之任一个连接至相对应的该等输入/输出线,以因应一控制电压;超过一个之缺陷位置设定装置,其乃串联连接,其一端子系维持于一高位准电位,且其另一个端子系维持于一低位准电位,其中,在该等装置间之一连接点之电压,系被施加于该复数之切换开关,以作为该控制电压;两个或两个以上的暂存行,用以将该两个或两个以上的缺陷位置设定装置之任一个断开,藉以将一个以上的设定信号储存,以使剩下的另一该缺陷位置设定装置导通,并选择且输出任一种设定信号,以因应该行位址信号;以及至少一控制电压固定电路,将被提供至该两个或两个以上的切换开关的控制电压固定于一高或低位准。3.如申请专利范围第1或2项之半导体记忆装置,其中,该控制电压固定电路系由一第一控制电压固定电路所构成,该第一控制电压固定电路系依据配置于该控制电压固定电路附近的该缺陷位置设定装置之断开状态,将被供应至该切换开关之控制电压固定于一高或低位准;且其中,该控制电压固定电路系对应于各该等连接点中之每一个、或每隔一个该连接点、或每隔预定个数之该连接点而设置。4.如申请专利范围第1或2项之半导体记忆装置,其中,该控制电压固定电路包含:一第二控制电压固定电路,用以将被提供至该切换开关的控制电压固定于一高位准;与一第三控制电压固定电路,用以将被提供至该切换开关的控制电压固定于一低位准;且于其中,该第二控制电压固定电路系自连接于该连接点之线的一端到接近该线之中心位置,对应于该等连接点之每一个、或每隔一个该连接点、或每隔预定个数之该连接点而设置,或对应于从连接于该连接点之该线的该一端起算,构成全部连接点的1/3之其中最后一个连接点附近设置;且于其中,该第三控制电压固定电路系自连接于该连接点之该线的另一端到接近该线之中心位置,对应于该等连接点之每一个、或每隔一个该连接点、或每隔预定个数之该连接点而设置,或对应于从连接于该连接点之该线的该另一端起算,构成全部连接点的1/3之其中最后一个连接点附近设置。5.如申请专利范围第4项之半导体记忆装置,其中,该第一控制电压固定电路系配置于连接该连接点之该线的中心。6.如申请专利范围第3项之半导体记忆装置,其中,该第一控制电压固定电路包含:一第一反相器,其输出端子系连接至相对应的连接点;与一第二反相器,其输入端子系连接至该第一反相器之轮出端子,且其输出端子系连接至该第一反相器之输入端子。7.如申请专利范围第4项之半导体记忆装置,其中,该第二控制电压固定电路包含:一N通道MOS电晶体,其汲极系连接至相对应的连接点,且其源极电压系维持为低値;与一反相器,其输入端子系连接至该汲极,且其输出端子系连接至该N通道MOS电晶体之闸极。8.如申请专利范围第4项之半导体记忆装置,其中,该第三控制电压固定电路包含:一P通道MOS电晶体,其汲极系连接至相对应的连接点,且其源极电压系维持为高値;与一反相器,其输入端子系连接至该汲极,且其输出端子系连接至该P通道MOS电晶体之闸极。9.如申请专利范围第1项之半导体记忆装置,其中,该缺陷位置设定装置系由复数之熔丝所构成。10.如申请专利范围第3项之半导体记忆装置,其中,该缺陷位置设定装置系由复数之熔丝所构成。11.如申请专利范围第1或2项之半导体记忆装置,其中,该缺陷位置设定装置系由复数之电晶体或传输闸所构成。12.如申请专利范围第1项之半导体记忆装置,包含:一熔丝,其一端子系维持于一高位准电位;一电阻,其一端子系连接至该熔丝,且其另一端子系维持于一低位准电位;及一电压固定电路,由至少一N通道MOS电晶体与一缓冲器所构成,该缓冲器之输入端子系连接至在该熔丝与该电阻间之一连接点,且其另一端子系连接至串联连接之两个或两个以上的缺陷位置设定装置之另一端子,其中,串联连接之两个或两个以上的缺陷位置设定装置之另一个端子之电位,系藉由该电压固定电路而维持于高値或低値。13.如申请专利范围第3项之半导体记忆装置,包含:一熔丝,其一端子系维持于一高位准电位;一电阻,其一端子系连接至该熔丝,且其另一个端子系维持于一低位准电位;及一电压固定电路,由至少一N通道MOS电晶体与一缓冲器所构成,该缓冲器之输入端子系连接至在该熔丝与该电阻间之一连接点,且其另一个端子系连接至串联连接之两个或两个以上的缺陷位置设定装置的另一个端子,其中,串联连接之两个或两个以上的缺陷位置设定装置之另一个端子之电位,系藉由该电压固定电路而维持于高値或低値。14.如申请专利范围第12项之半导体记忆装置,其中,该电压固定电路具有一正反器,以取代该缓冲器,该正反器系由至少两个反相器所构成。15.如申请专利范围第13项之半导体记忆装置,其中,该电压固定电路具有一正反器,以取代该缓冲器,该正反器系由至少两个反相器所构成。16.如申请专利范围第12项之半导体记忆装置,其中,该反相器包含一N通道MOS电晶体与P通道MOS电晶体,且当SN表示构成该缓冲器的该N通道MOS电晶体,或构成该正反器之反相器的N通道MOS电晶体之尺寸,Sp表示构成该第一控制电压固定电路之一第一反相器,或构成该第三控制电压固定电路之一P通道MOS之尺寸,而k表示该第一与第三控制电压固定电路之数目时,满足下述的公式(3):2SN≧kSp…(3)17.如申请专利范围第14项之半导体记忆装置,其中,该反相器包含一N通道MOS电晶体与P通道MOS电晶体,且当SN表示构成该缓冲器的该N通道MOS电晶体,或构成该正反器之一反相器的N通道MOS电旺体之尺寸,Sp表示构成该第一控制电压固定电路之一第一反相器,或构成该第三控制电压固定电路的P通道MOS之尺寸,而k表示该第一与第三控制电压固定电路之数目时,满足下述的公式(4):2SN≧kSp…(4)图式简单说明:第一图显示依本发明第一实施例之半导体记忆装置的重要特征之电性构造的方块图;第二图显示构成半导体记忆装置之控制电压固定电路的电性构造的电路图;第三图亦显示构成半导体记忆装置之控制电压固定电路的电性构造的电路图;第四图显示构成依本发明第二实施例的半导体记忆装置之控制电压固定电路的电性构造的电路图;第五图显示依本发明第三实施例之半导体记忆装置的重要特征之电性构造的方块图;第六图显示一种习用半导体记忆装置之重要特征之电性构造的概念图;第七图显示构成习用半导体记忆装置之切换开关的电路图;及第八图系为说明习知记忆体装置之缺点的电路图。 |
