| 主权项 |
1.一种积体电路,包括:一选择电路,具有一输出提供指示延迟之选择信号;复数可程式延迟电路,其各具有一程式输入与该选择电路之输出连接。2.如申请专利范围第1项之积体电路,其中该选择电路包括复数保险丝,互相连接而提供选择信号以指示延迟,藉由熔断由复数保险丝中所选出之保险丝而选择延迟。3.如申请专利范围第1项之积体电路,其中该选择电路系非永久性记忆体。4.如申请专利范围第1项之积体电路,其中所使用之电路系统包括:一第二选择电路,具有一输出提供指示第二延迟之第二选择信号;第二复数可程式延迟电路,各具有一程式输入与该第二选择电路之输出连接。5.一种记忆体,包括:复数个包括记忆格区段之阵列;复数感测放大器,置于该记忆格内,用以检测该记忆格之逻辑状态,且具有在起动后用以提供代表该记忆格逻辑状态信号之输出;连接至该感测放大器输出之总体资料传输线;一第一延迟选择电路,具有用以提供一延迟选择値之输出;以及起动感测放大器之可程式延迟电路,各延迟电路具有一程式输入,与第一延迟选择电路之输出连接。6.如申请专利范围第5项之记忆体,其中该第一延迟选择电路包括复数保险丝,互相连接两提供该延迟选择値,藉由熔断从该复数保险丝中所选出之保险丝而选择延迟。7.如申请专利范围第5项之记忆体,其中该第一延迟选择电路系一永久性记忆体。8.一种记忆体,包括:复数个包括记忆格区段之阵列;一感测放大器,置于记忆格方块之第一区段内,与一资料传输线连接,且具有一起动输入;一与该资料传输线连接之次要放大器;具有一输出之第一延迟选择电路;以及一第一可程式延迟电路,具有一程式输入与该第一延迟选择电路之输出连接,以及一输出与该感测放大器之输入连接。9.如申请专利范围第8项之记忆体,其中该次要放大器进一步特征为具有一起动输入,更包括:具有一输出之第二延迟电路;以及一第二可程式延迟电路,具有一与该第二延迟电路之输出连接之程式输入,以及一与该次要感测放大器之起动输入连接之输出。图式简单说明:第一图为根据本发明一实施例记忆体之方块图;第二图为第一图记忆体之选择部分方块图;第三图为第二图所选择之部分的部分方块图;以及第四图为根据本发明一实施例感测放大器之电路图。 |
